FPGA常见的警告以及处理方法 1.Found clock-sensitive change during active clock edge at time on register 原因: vector source file 中时钟敏感信号(如:数据,允许端,清零,同步加载等)在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。 措施:编辑 vector source file 2.Verilog HDLassignment warning at : truncated value with size to match size of target ( 原因 : 在 HDL设计中对目标的位数进行了设定 , 如:reg[4:0] a; 而默认为 32 位, 将位数裁定到合适的大小
晓灰灰
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