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黄勇叶先生

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[无满意答案]

candence封装

linchuming 12-28 21:01 4 回答 7918阅读

[无满意答案]

跪求IBIS模型

fzcx1990 12-27 09:04 2 回答 7154阅读

Allegro HDL相关问题 attach_img

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胡椒 12-10 21:23 5 回复 3930阅读

[无满意答案]

OrCad Capture CIS原理图导出网络表程序异常闪退 attach_img

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杨 12-05 14:40 3 回答 40348阅读

[无满意答案]

请问candence Spice能做氮化镓器件建模吗？

party其亮 11-29 17:49 1 回答 35782阅读

[无满意答案]

cadence 16.6以打开规则管理器就直接闪退怎么解决

shq 11-22 09:21 4 回答 16209阅读

[无满意答案]

Cadence 17.2的brd能有什么方法用16.6的打开吗？ attach_img

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淡淡来过 11-12 20:18 3 回答 51172阅读

[已解决]

负电保护电路，PMOS管开关关断问题 attach_img

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热 11-12 16:34 3 回答 37606阅读

[无满意答案]

使用LP Wizard制作Allegro插件封装，在批处理生成焊盘时报错

孙凌天 11-07 11:46 5 回答 25186阅读

[无满意答案]

高速信号在内层走线的时候应该布在哪一层好

李工 11-06 10:43 5 回答 5575阅读

[无满意答案]

如何整体移动原理图的部分器件？

gaochun11 10-31 16:22 2 回答 24202阅读

[无满意答案]

CadenceAllegro16.5之前安装失败卸载后重装不上，怎么解决？ attach_img

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liusw2012 10-31 09:39 2 回答 34705阅读

[无满意答案]

cadence导入网表时出现错误 attach_img

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houxiaoxiao 10-28 22:01 3 回答 35235阅读

[已解决]

遇到一个棘手的技术问题，cadence怎么复制网络标号？ attach_img

attach_img

liuzhibiao 10-23 16:22 1 回答 35535阅读

[无满意答案]

为什么抓不到我想要mechanical symbol，path都设置好了 attach_img

attach_img

宾培钊 10-22 21:21 2 回答 28544阅读

[无答案]

请问Allegro怎么导出元件封装？ attach_img

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腾云教育Marco 10-22 20:10 0 回答 29936阅读

[无满意答案]

关于allegro负片的问题

章吉龙 10-17 08:48 2 回答 12794阅读

[无满意答案]

二极管如何在CADENCE 中建立IBIS模型

刘继涛 10-14 11:02 3 回答 9108阅读

[无满意答案]

画pcb layout出现的问题 attach_img

attach_img

伍慧 10-10 19:16 1 回答 25919阅读

[无满意答案]

Cadence高速電路設計SI PI信号完整性电源完整性仿真視頻教程

simon 09-30 10:10 14 回答 12834阅读

[无满意答案]

CIS新建project第一个Mixed AD出现问题 attach_img

attach_img

科研dog 09-24 20:46 2 回答 27347阅读

[无满意答案]

新建Mixed AD之后提示simmgr错误，application has quit unexpectedly是什么原因啊 attach_img

attach_img

科研dog 09-24 16:37 1 回答 24990阅读

[无满意答案]

用破解吧的cadence的能不能进行仿真之类的操作

飞飞11111 09-24 16:28 1 回答 3959阅读

[无满意答案]

如何将ORCAD的原理图位号进行修改之后，导入PCB?

飞飞11111 09-23 14:43 3 回答 17080阅读

[无满意答案]

pspice仿真射频功率放大电路中，方波通过LC谐振选频未变成正弦波的问题 attach_img

attach_img

邹柯 09-18 18:43 1 回答 15369阅读

[无满意答案]

cadence的安装问题 attach_img

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王啸林 09-18 18:42 1 回答 10524阅读

[无满意答案]

Power电路布板求教

罗汉卿 09-18 18:41 1 回答 11908阅读

[无满意答案]

请问allegro删除死铜后，原来有死铜的位置怎么再重新铺铜

jinyi7016 09-18 18:40 1 回答 18033阅读

[无满意答案]

请问cadence HDL创建元件时引脚间隔多大比较合适

眉眼带笑fen 09-18 18:37 1 回答 20999阅读

[无满意答案]

求解not recommanded for manufacturing是怎么出现的 attach_img

attach_img

董晶 09-18 18:33 1 回答 21162阅读

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