【锆石A4 FPGA试用体验】触摸按键

本帖最后由 hhxdianzi 于 2016-9-5 09:47 编辑

今天看了一下板子触摸按键部分，触摸按键的原理是手指触碰PCB导致寄生电容变化，从而引起充电时间的变化，这个相信很多小伙伴都有了解。锆石A4 FPGA 开发板上面的触摸按键是通过触摸芯片TTP226 检测。TTP226可选直连、矩阵和串行这三种模式，直连可输入8路Pad触摸按键，开发板采用的便是此模式，不过开发板只用了4路。另外此芯片可选择64阶灵敏度、可选输出类型、可选输出的有效电平，刷新速率约50Hz，而且带自校准，详细参数详见。但是开发板上貌似采用默认模式，裁剪了很多功能，不能使用FPGA的管脚去配置TTP226。
以下是锆石A4 FPGA开发板触摸按键部分电路：

没连接的配置接口默认电平如下：

以下是TTP226datasheet里面的典型电路：

特别需要注意的是：在上电之后有一段稳定时间，在此期间不要触摸键区(key-pad)，且功能无
效，TTP226 的是0.8~1.0秒。
由于手册自动去抖动这里介绍不是很详细，因此自己写了一个触摸按键的驱动，兼容机械按键。以下是锆石A4的按键驱动：

//---------------------------------------------------------------------------
//-- 逻辑功能实现
//---------------------------------------------------------------------------
//时序电路，用来key_in_r寄存器赋值
always @ (posedge CLK_50M, negedge RST_N)
begin
if(!RST_N) //判断复位
key_in_r <= 8'h00; //初始化key_in_r值
else
key_in_r <= KEY; //将按键的值赋值给key_in_r
end
assign key_press = key_in_r ^ KEY; //检测按键有没有变化
//时序电路，用来给time_cnt寄存器赋值
always @ (posedge CLK_50M, negedge RST_N)
begin
if(!RST_N) //判断复位
time_cnt <= 21'h0; //初始化time_cnt值
else
time_cnt <= time_cnt_n; //用来给time_cnt赋值
end
//组合电路，实现20ms的定时计数器
always @ (*)
begin
if(time_cnt == SET_TIME_20MS || key_press) //判断按键有没有变化、时间有没有到
time_cnt_n = 21'h0; //如果到达20ms或者按键有了变化,那么定时计数器将会被清零
else
time_cnt_n = time_cnt + 1'b1; //如果未到20ms或者按键没有变化,那么定时计数器将会继续累加
end
//时序电路，用来key_out寄存器赋值
always @ (posedge CLK_50M, negedge RST_N)
begin
if(!RST_N) //判断复位
key_out <= 8'h00; //初始化key_out值
else
key_out <= key_out_n; //用来给key_out赋值
end
//组合电路，每20ms接收一次按键的值
always @ (*)
begin
if(time_cnt == SET_TIME_20MS) //判断20ms时间
key_out_n = key_in_r; //如果到达20ms,接收一次按键的值
else
key_out_n = key_out; //如果未到20ms,保持原状态不变
end
assign LED = key_out; //将消抖的按键值赋值给LED

如果多个按键同时按下可能会导致去抖动的延时出问题，也没有加以验证。自己写的有些复杂了，使用了状态机，参考了之前看过的小梅哥的按键的视频，利用两个寄存器判断上升沿和下降沿，先熟悉一下，在后续信号输入检测环节中会用到。以下是按键检测模块代码：

module KEY
(
Clk,
Rst_n,
Key_In,
Key_Value,
Key_Flag
);
input Clk,Rst_n;
input Key_In;
output reg Key_Value;
output reg Key_Flag;
reg Key_Last;
reg Key_Now;
wire Pedge;
wire Nedge;
always@(posedge Clk or negedge Rst_n)
if(!Rst_n)
begin
Key_Last <= 1'b0; //下拉的按键，默认低电平
Key_Now <= 1'b0;
end
else
begin
Key_Now <= Key_In;
Key_Last <= Key_Now;
end
assign Pedge = Key_Now & (!Key_Last);
assign Nedge = (!Key_Now) & Key_Last;
reg Fil_Start;
reg [22:0]Fil_Cnt;
always@(posedge Clk or negedge Rst_n)
if(!Rst_n)
Fil_Cnt <= 23'd0;
else if(Fil_Start == 1)
Fil_Cnt <= Fil_Cnt + 1'b1;
else
Fil_Cnt <= 1'b0;
parameter Fil_Tim = 23'd1_000_000;//默认20ms，最大值8388607
reg Fil_Over;
always@(posedge Clk or negedge Rst_n)
if(!Rst_n)
Fil_Over <= 1'b0;
else if(Fil_Cnt == Fil_Tim)
Fil_Over <= 1'b1;
else
Fil_Over <= 1'b0;
localparam Wait_Down = 2'd0,
Down_Fil = 2'd1,
Wait_Up = 2'd2,
Up_Fil = 2'd3;
reg [1:0]Key_State;
always@(posedge Clk or negedge Rst_n)
if(!Rst_n)
begin
Key_State <= Wait_Down;
Fil_Start <= 1'b0;
Key_Value <= 1'b0;
Key_Flag <= 1'b0;
end
else
case(Key_State)
Wait_Down:
if(Pedge)
begin
Key_State <= Down_Fil;
Fil_Start <= 1'b1;
Key_Value <= 1'b0;
end
else
begin
Key_State <= Wait_Down;
Key_Value <= 1'b0;
end
Down_Fil:
if(Fil_Over == 1)
begin
Key_State <= Wait_Up;
Fil_Start <= 1'b0;
Key_Flag <= 1'b1;
end
else if(Nedge)
begin
Key_State <= Wait_Down;
Fil_Start <= 1'b0;
end
else
Key_State <= Down_Fil;
Wait_Up:
if(Nedge)
begin
Fil_Start <= 1'b1;
Key_State <= Up_Fil;
end
else
Key_State <= Wait_Up;
Up_Fil:
if(Fil_Over == 1)
begin
Key_State <= Wait_Down;
Fil_Start <= 1'b0;
Key_Value <= 1'b1;
Key_Flag <= 1'b0;
end
else if(Pedge)
begin
Key_State <= Wait_Up;
Fil_Start <= 1'b0;
end
else
Key_State <= Up_Fil;
endcase
endmodule

代码传进来之后格式就变了，大家凑活看吧，如果有问题或者有多余的地方，请指出。
以下是仿真结果：

我在Top实例化了4个按键，支持多个按键同时按下，这也得益于FPGA的并行的特点，由于个人习惯，现在按键不支持连按事件，每次抬起才算一次按键事件，效果图如下：

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最后感谢电子发烧友和锆石的资源，菜鸟学习中，如果大家有更好的方案也欢迎指导！