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袁灿

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基于FPGA的数字钟设计（Verilog语言）附源码

最近写了个数字钟的程序，可走时，可校时，内部模块化设计，许多小模块例如数码管扫描，按键消抖，系统时钟分频等可移植到其他工程，需要的可以下下来看看

回帖（59）

牛士佳

2016-8-7 22:40:25
值得表扬，不错
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顾小凉

2016-8-8 10:41:12
厉害 看一下
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Yang

2016-8-9 22:40:59
看一看
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郑明

2016-8-12 17:31:05
谢谢分享
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车太贤

2016-9-5 21:21:52
学习！！！！！！！！！！
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WDJ

2016-9-5 21:37:14
谢谢分享，学习了
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高杨

2016-9-8 20:04:06
感谢楼主分享，学习了！
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张达文

2016-12-7 11:19:15
哦哦 看看 看看
。。。。
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张大猛

2016-12-15 17:05:32
谢谢分享       谢谢分享       谢谢分享       谢谢分享       谢谢分享       谢谢分享       谢谢分享       谢谢分享       谢谢分享       谢谢分享       谢谢分享       谢谢分享       谢谢分享       谢谢分享       谢谢分享       谢谢分享       谢谢分享       谢谢分享       谢谢分享       谢谢分享       谢谢分享       谢谢分享       谢谢分享      
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NUM1

2016-12-22 10:49:23
谢谢谢谢谢谢谢谢
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NUM1

2016-12-22 11:57:10
楼主怎样给个总的原理图看看
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gaoxiaxiang

2017-3-18 09:46:23
哈哈哈哈或或或或或或或或或或或或或或
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AaronWP

2017-3-19 09:53:27
看看很需要
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AaronWP

2017-3-19 09:55:53
我来看看
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李裕康

2017-3-21 15:43:56
非常感谢，
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赵信

2017-3-29 09:30:27
谢谢！
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C朗拿度_夏郢

2017-3-31 10:48:07
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C朗拿度_夏郢

2017-3-31 10:48:18
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Jeason

2017-4-8 15:25:44
多谢楼主……→_→
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