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[问答] FPGA刚上电时管脚电平怎么变化?

2012-8-24 21:11

下面是我做的一个测试

回帖(3)

LiYiLin

2012-8-24 21:21:16
本帖最后由 LiYiLin 于 2012-8-24 21:47 编辑

PIN_17连接着一个开关。该开关不用时保持高电平,按下再抬起时产生一个下降沿和上升沿。
PIN_7和PIN_8分别连着两个LED1和LED2。
always @(posedge iPD)
if(iPD)
oLed <= 2'b10; LED1灯点亮。
always @(negedge iPD)
if(!iPD)
oLed <= 2'b01;LED2灯点亮。
由此可以看出,刚上电时,电平经历了一个由高到低再到高变化的过程。
我有两个问题
1.是否FPGA连接出的所有接高电平的管脚都会经历一个这样的电平变化过程么?接地又是怎么变化的呢?接其他的器件呢?
2.这种变化是硬件电路就固化好的还是可以用软件实现并加以更改呢?
万分感谢!

yygy3748

2012-8-25 09:14:50
因为你的管脚是接在开关上的,所以是处于悬浮状态的。悬浮状态就是一个不定状态。如果接地,那就会一直处于低电平。如果接其它器件的话,就要看情况了。管脚的高低电平可以通过软件来修改。

2.这种变化是硬件电路就固化好的还是可以用软件实现并加以更改呢?
对于这个问题,我觉得是由于那个管脚处于不定状态引起的。它会受到一些其它的信号干扰。

这只是个人看法,只供参考。本人并不懂得FPGA的,原来学了都不到40天。实在抱歉

LiYiLin

2012-8-25 12:51:55
引用: yygy3748 发表于 2012-8-25 09:14
因为你的管脚是接在开关上的,所以是处于悬浮状态的。悬浮状态就是一个不定状态。如果接地,那就会一直处于 ...

我是在开发板上测试的。
开发板是先加上电的,也就是说此时PIN_7已经处于高电平了。

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