AFE5805使用了不同频率的采样时钟，采样频率高于35M后，FCLK信号的占空比发生了畸变，如何解决？

 最好抓个波形出来看看. LCLK是否有问题?
可能有几个原因:
1. PCB布线引起的. 阻抗连续性问题.
2. AFE5805的供电是否干净,可能影响内部PLL.建议全部采用LDO供电
3. 输入的时钟是什么样的?
4.最后,可以按手册里面P21要求,在初始化AFE5805后,再配置相关的寄存器.

是不是你的输入采样时钟占空比没有控制在50%？如果采样时钟的占空比偏出了45%~55%可能会出问题。芯片内有个占空比纠正电路可以解决这个问题。但这一位的功能在默认状态下是禁止的，需要在上电后使能才起作用。可以通过设置寄存器42中的EN_DCC位来打开这个功能。

AFE5805是一款高速模数转换器（ADC），在处理高速信号时，确实可能会出现占空比畸变的问题。以下是一些建议，可以帮助您解决这个问题：

1. 检查时钟源：确保您的采样时钟源稳定且无噪声。如果可能的话，使用低相位噪声的时钟源，如温度补偿晶体振荡器（TCXO）或相位锁定环（PLL）。

2. 时钟分频：如果采样频率高于35MHz，可以考虑使用时钟分频器降低FCLK信号的频率。这样可以降低时钟信号的占空比畸变风险。

3. 优化电源设计：确保AFE5805的电源稳定且无噪声。使用低阻抗电源和去耦电容可以有效降低电源噪声对ADC性能的影响。

4. 布局和布线：优化PCB布局和布线，减少信号线之间的串扰和电磁干扰。特别是对于高速信号，使用差分信号线和地线可以降低干扰。

5. 检查负载：确保AFE5805的输出负载在规定范围内。过高的负载可能导致信号畸变。

6. 软件滤波：在软件层面，可以尝试使用数字滤波器对ADC输出信号进行处理，以减少占空比畸变的影响。

7. 固件更新：检查是否有针对AFE5805的最新固件更新，这些更新可能包含针对此类问题的修复。

8. 技术支持：如果以上方法都无法解决问题，可以联系AFE5805的制造商，寻求技术支持和解决方案。

通过以上步骤，您可以尝试解决AFE5805在高采样频率下的FCLK信号占空比畸变问题。希望这些建议对您有所帮助。