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LMK04808 PLL1为什么不能正常锁定?


  • 10M由授时时钟经单端转差分从clkin0口输入,61.44M是差分VCXO从OSCin输入,PLL1_R设定为125,PLL1_N设定为768,鉴相频率80KHz,CPout1通过一个2阶的低通接到了VCXO的VX管脚,10M的Vpp是600mV,61.44M的Vpp是360mV,目前板子上电以后PLL1有时候能锁定有时候不能锁定,请教各位大侠,这是什么原因?有什么解决办法?多谢

回帖(2)

夏日余晖

2024-11-12 14:43:33

OScin差分输入的话,Vid的电压swing范围是0.4~3.1Vpp,您这里给的是360mV,要求最低400mV。

CLKIN0的Vid=600mV是满足的,所以我怀疑PLL1不稳定的原因是由于OSCin的输入问题导致。


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那年我十七_

2024-11-12 18:07:01
LMK04808 PLL1不能正常锁定的原因可能有以下几点:

1. 时钟信号不稳定:10M和61.44M的时钟信号可能存在抖动或噪声,导致PLL1无法正常锁定。可以尝试使用低通滤波器或相位锁定环(PLL)来稳定时钟信号。

2. 时钟信号幅度不足:10M的Vpp为600mV,61.44M的Vpp为360mV,可能不足以驱动PLL1。可以尝试增加时钟信号的幅度,或者使用放大器来提高信号幅度。

3. 鉴相频率设置不当:鉴相频率80KHz可能不适合当前的时钟信号。可以尝试调整鉴相频率,以适应不同的时钟信号。

4. VCXO参数不匹配:61.44M的差分VCXO可能与PLL1的参数不匹配。可以尝试调整VCXO的参数,或者更换一个与PLL1参数匹配的VCXO。

5. 电路板设计问题:电路板设计可能存在问题,导致PLL1无法正常锁定。可以检查电路板设计,确保所有连接和元件都正确无误。

解决办法:

1. 检查时钟信号的稳定性,使用低通滤波器或相位锁定环(PLL)来稳定时钟信号。

2. 增加时钟信号的幅度,或者使用放大器来提高信号幅度。

3. 调整鉴相频率,以适应不同的时钟信号。

4. 调整VCXO的参数,或者更换一个与PLL1参数匹配的VCXO。

5. 检查电路板设计,确保所有连接和元件都正确无误。

希望以上建议能帮助您解决问题。如果问题仍然存在,请提供更多详细信息,以便进一步分析。
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