请问PCM1794A的外部时钟（芯片）如何选型?

 PLL170x确实不支持fs=192kHz，最高只到96kHz。MCLK、BCLK、LRCLK三个时钟必须是同源同步输出，即同一个高速时钟分频而来。你可以使用CPLD或FPGA来做。

PCM1794A是一款高性能的音频DAC，其外部时钟选型需要考虑时钟频率、相位噪声、抖动等参数。关于您的问题，我将逐一解答：

1. PLL170x时钟芯片是否支持192kHz：
PLL170x系列时钟芯片的输出频率范围通常在10MHz至200MHz之间，因此理论上可以支持192kHz的采样率。但是，具体支持情况还需查阅该芯片的数据手册，以确认其是否能满足PCM1794A的要求。

2. 是否需要同步输出MCLK、BCLK、LRCLK三个时钟信号：
是的，PCM1794A需要这三个时钟信号。MCLK（主时钟）用于控制DAC的采样率，BCLK（位时钟）用于控制数据的传输速率，LRCLK（左右时钟）用于区分左右声道的数据。这三个时钟信号需要保持同步，以确保音频信号的准确性。

3. 使用CPLD（或FPGA）+双晶振方案是否靠谱：
这种方案是可行的。通过CPLD（或FPGA）可以实现时钟信号的分频和同步，同时双晶振可以提供稳定的时钟源。这种方案可以满足PCM1794A的时钟要求，但需要注意时钟信号的相位噪声和抖动等参数。

4. CPLD（或FPGA）是否需要同步输出MCLK、BCLK、LRCLK三个时钟信号给主控和PCM1794A：
是的，CPLD（或FPGA）需要同步输出这三个时钟信号。首先，这三个时钟信号需要同步输出给PCM1794A，以确保音频信号的准确性。其次，这三个时钟信号也需要输出给主控，以便主控能够正确地控制音频数据的传输和处理。

总之，PCM1794A的外部时钟选型需要考虑多个因素，包括时钟频率、相位噪声、抖动等。PLL170x时钟芯片理论上可以支持192kHz的采样率，但具体支持情况还需查阅数据手册。使用CPLD（或FPGA）+双晶振方案是可行的，但需要注意时钟信号的参数要求。CPLD（或FPGA）需要同步输出MCLK、BCLK、LRCLK三个时钟信号给主控和PCM1794A。