上述时序的约束可写为:
NET "SysClk" TNM_NET = "SysClk";
TIMESPEC "TS_SysClk" = PERIOD "SysClk" 5 ns HIGH 50%;
OFFSET = IN 5 ns VALID 5 ns BEFORE "SysClk";
2. 源同步输入约束Source Synchronous Input 在源同步接口中,时钟是在源设备中和数据一起产生并传输。
上图的时序约束可写为:
NET "SysClk" TNM_NET = "SysClk";
TIMESPEC "TS_SysClk" = PERIOD "SysClk" 5 ns HIGH 50%;
OFFSET = IN 1.25 ns VALID 2.5 ns BEFORE "SysClk" RISING;
OFFSET = IN 1.25 ns VALID 2.5 ns BEFORE "SysClk" FALLING;
二、寄存器到寄存器约束Register-to-Register Constraint寄存器到寄存器约束往往指的是周期约束,周期约束的覆盖范围包括:
- 覆盖了时钟域的时序要求
- 覆盖了同步数据在内部寄存器之间的传输
- 分析一个单独的时钟域内的路径
- 分析相关时钟域间的所有路径
- 考虑不同时钟域间的所有频率、相位、不确定性差异
1. 使用DLL, DCM, PLL, and MMCM等时钟器件自动确定同步关系使用这一类时钟IP Core,只需指定它们的输入时钟约束,器件将自动的根据用户生成IP Core时指定的参数约束相关输出,不需用户手动干预。