数码管可以用于显示数字信息，一个七段数码管分别由a、b、c、d、e、f、g控制位和表示小数点的dp位段组成。实际是由8个LED灯组成的，控制每个LED的点亮或熄灭实现数字显示。通常数码管分别为共阳极数码管和共阴极数码管。

共阴8段数码管的信号端低电平有效，而共阳端捷高电平有效。当共阳端接高电平时只要在各个位段上加上相应的低电平信号就可以使相应的位段发光。共阴极的数码管则相反。

数码管所有的信号都连接到FPGA的管脚，作为输出信号控制。FPGA只要输出这些信号就能够控制数码管的那一段LED亮或者灭。这样我们可以通过开关来控制FPGA的输出。通过组合逻辑的输出来控制数码管显示数字，下面是数码管显示的表格。

这是一个4-16的译码器，如果我们想数码管能显示16进制可以全译码。

这里结合开发板上的拨码开关和数码显示管，通过拨码开关控制数码管上的数字显示。

module Pattern (seg_data_1,seg_led_1,seg_led_2);

input [3:0] seg_data_1;						//数码管需要显示0~9十个数字，所以最少需要4位输入做译码
output [8:0] seg_led_1;						//在小脚丫上控制一个数码管需要9个信号 MSB~LSB=DIG、DP、G、F、E、D、C、B、A
output [8:0] seg_led_2;						//在小脚丫上第二个数码管的控制信号  MSB~LSB=DIG、DP、G、F、E、D、C、B、A

reg [8:0] seg [9:0];                                            //定义了一个reg型的数组变量，相当于一个10*9的存储器，存储器一共有10个数，每个数有9位宽

initial                                                         //在过程块中只能给reg型变量赋值，Verilog中有两种过程块always和initial
//initial和always不同，其中语句只执行一次
begin
seg[0] = 9'h3f;                                           //对存储器中第一个数赋值9'b00_0011_1111,相当于共阴极接地，DP点变低不亮，7段显示数字  0
seg[1] = 9'h06;                                           //7段显示数字  1
seg[2] = 9'h5b;                                           //7段显示数字  2
seg[3] = 9'h4f;                                           //7段显示数字  3
seg[4] = 9'h66;                                           //7段显示数字  4
seg[5] = 9'h6d;                                           //7段显示数字  5
seg[6] = 9'h7d;                                           //7段显示数字  6
seg[7] = 9'h07;                                           //7段显示数字  7
seg[8] = 9'h7f;                                           //7段显示数字  8
seg[9] = 9'h6f;                                           //7段显示数字  9
end

assign seg_led_1 = seg[seg_data_1];                         //连续赋值，这样输入不同四位数，就能输出对于译码的9位输出
assign seg_led_2 = seg[seg_data_1+1];



endmodule

综合完成后，分配相关的控制引脚，并将生成的编译文件烧录到FPGA中。