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#2024,立Flag了嘛? # 开年之疑问重重

选择SpinalHDL、chisel还是verilog HDL作为开发语言,上周FPGA大佬跟几个在IC设计公司的同学吃饭后,聊了一下发现对应的行业标杆的公司导入了spinalHDL作为开发语言,所以就有了关于开发语言选择的问题:
这里贴一下,大佬的一些看法:
SpinalHDL相比Verilog
1:彻底的参数化能力,自定义组件,自定义Lib,真正实现可重用;
2:位宽推导,类型推导,写出的HDL简洁可靠3:内置Lint静态检查(位宽,端口,CDC),生成的代码不会有静态错误;
3:大量高效的基础组件和可重用Lib,还在持续发展;
4:不光适合HDL,参考平台,测试激励都可以用Scala完成,一个平台全部搞定;

自己搭建平台也测试了一下,感觉还可以,但是对应的Scala语言还要学习和掌握,对应的spinalHDL生成的verilog虽然有一定的多余部分,但是总体看比较接近自己手写的code;

对于选择SpinalHDL、chisel还是verilog HDL这几个语言不知道大家有什么看法或者建议,可以说说看

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回帖(1)

听风说梦

2024-1-13 18:24:43
sel还是Verilog HDL作为开发语言,这需要根据个人情况和需求进行选择。

SpinalHDL是一个使用Scala语言开发的硬件描述语言,它具有彻底的参数化能力和自定义组件的特点,可以实现可重用的组件和库。此外,SpinalHDL还提供了位宽推导、类型推导和内置Lint静态检查等功能,可以提高代码的简洁性和可靠性。另外,SpinalHDL还可以用于参考平台和测试激励的开发,使得整个硬件开发流程更加方便和高效。然而,使用SpinalHDL需要掌握Scala语言,可能需要花费一定的时间和精力进行学习。

Chisel也是一个使用Scala语言开发的硬件描述语言,它具有类似的特点和功能,可以实现可重用的组件和库,并提供位宽推导和类型推导等功能。Chisel的主要特点是采用了类似于面向对象的编程风格,可以简化硬件设计的过程。和SpinalHDL相比,Chisel的学习曲线可能更加陡峭,但它也有自己的优势和适用场景。

Verilog HDL是一种老牌的硬件描述语言,已经被广泛应用于IC设计和FPGA开发等领域。Verilog HDL有着成熟的生态系统和丰富的工具支持,对于熟悉和喜欢Verilog语言的开发者来说,使用Verilog HDL可能更加顺手和方便。

综上所述,选择SpinalHDL、Chisel还是Verilog HDL作为开发语言需要考虑个人需求和使用场景,可以根据自己的喜好和实际情况进行选择。

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