用Verilog编写ad7768-1的引脚模式读取转换后数据代码，偶尔会读出错误数据的原因？怎么处理？

我在用Verilog编写ad7768-1的引脚模式读取转换后数据代码。我看官方给个数据手册中这方面的东西比较少，也没有具体时序，我就按照我所理解的在收到DRDY信号的上升沿后给芯片32个SCLK信号输入。在用直流信号测试的时候还是读的比较准的，但偶尔会读出错误数据，而在用正弦信号测试的时候就会产生很多的错误。
下边是我读一次数据的时序图

请问我是时序方面哪里做错了吗    各位有没有这方面的代码参考呢