关于demo_nice生成的.verilog问题

请问大家的demo_nice生成的.verilog是这样子的吗

用这个.verilog仿真的时候，nice_req_valid一直没有拉高，但是下载到板子上执行的时候又有结果打印输出。请问仿真过程哪里有问题，还请大佬指点一下。