4.3.3 实验设计3:4层
PCB
本章将考虑4层PCB叠层的几种不同变体。这些变化中最简单的是基于实验设计2层叠层（第4.3.2节），外加两个额外的内部信号层。假设附加层主要由许多较薄的信号走线组成，而不是大型连续面积。对这些层进行详细的实验设计显然是不可行的，因此采用了“百分比覆盖率”方法。采用这种方法，计算出结构的平均电导率，以铜层厚度占总面积的百分比计算。这些实验设计的目的，我们将假设信号层有50%的铜覆盖和（1盎司/ft2（35µm）厚度。图8总结了四层结构。
（1）第二层，35µm，可变面积。
（2）第二层，35µm，50%的覆盖率。
（3）第三层，35µm，50%的覆盖率。
（4）第四层，35µm 25mmx25mm。
图8所示。4层叠层分析第3部分第1部分（非比例）
如前所述，我们将对第1层铜的不同尺寸进行实验设计，保持其他层不变。结果如图9所示，与前两个实验设计的结果一起显示。注意，MOSFET和层4平面之间也没有直接连接，相应的
电路拓扑将显示在第89页的图2中。
（1）单层板。
（2）2层板
（3）4层板。
图9：1、2、4层PCB叠层时，器件结温与1层铜边长度“x”之比
与1层和2层叠层相比，在设计中增加2层和3层铜层可以显著降低Tj。另外，可以看出Tj几乎变成了不受第一层铜的影响。这是一个有用的结果，它表明，在一个类似于此处描述的4层
PCB叠层中，我们可以将第1层的铜面积减少到最小，而不会大大降低设计的热性能。被释放的第1层铜面积因此可以用于安装其他器件、路由路径等。
原作者：booksoser 汽车
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