如何采用系统参考模式设计JESD204B时钟

LMK04821系列器件为该话题提供了很好的范例研究素材，因为它们是高性能的双环路抖动清除器，可在具有器件和SYSREF时钟的子类1时钟方案里驱动多达七个JESD204B转换器或逻辑器件。图1是典型JESD204B系统（以LMK04821系列器件作为时钟解决方案）的高级方框图。图1：典型的JEDEC JESD204B应用方框图 LMK04821凭借来自第二锁相环（PLL）电压控制振荡器的单个SYSREF时钟分频器来产生SYSREF信号。信号从分频器被分配到个别的输出路径…