第十七章IP核之PLL实验PLL的英文全称是Phase Locked Loop，即锁相环，是一种反馈控制
电路。PLL对时钟网络进行系统级的时钟管理和偏移控制，具有时钟倍频、分频、相位偏移和可编程占空比的功能。对于一个简单的设计来说，
FPGA整个系统使用一个时钟或者通过编写代码的方式对时钟进行分频是可以完成的，但是对于稍微复杂一点的系统来说，系统中往往需要使用多个时钟和时钟相位的偏移，且通过编写代码输出的时钟无法实现时钟的倍频，因此学习Altera PLL IP核的使用方法是我们学习FPGA的一个重要内容。
