FPGA|CPLD|ASIC论坛

wangka

13年用户 5636经验值

擅长:基础元器件模拟与电源操作系统/软件

私信关注

[经验]

FPGA设计时序约束指南【赛灵思工程师力作】

`为保证设计的成功，设计人员必须确保设计能在特定时限内完成指定任务。要实现这个目的，我们可将时序约束应用于连线中——从某 FPGA 元件到 FPGA 内部或 FPGA 所在 PCB 上后续元件输入的一条或多条路径。
在 FPGA 设计中主要有四种类型的时序约束：PERIOD、OFFSET IN、OFFSET OUT 以及 FROM: TO（多周期）约束。

赛灵思FPGA设计时序约束指南

游客，如果您要查看本帖隐藏内容请回复

`

赛灵思FPGA设计时序约束指南

回帖（499）

马龙

2012-3-2 18:26:20

谢谢分享

举报

何智刚

2012-3-3 10:34:26

强大的xilinx

举报

heilaoshi

2012-3-12 09:01:10

好东西啊，急需要来学习

举报

一派青山

2012-3-13 12:12:36

好书，谢谢

举报

a465381603

2012-3-15 10:26:02

谢谢分享

举报

aseking007

2012-3-16 13:42:37

好东西

举报

孙丽国

2012-3-16 16:55:53

谢谢分享

举报

boxbox

2012-3-17 19:15:33

认真学习看看

举报

剑辉

2012-3-28 19:49:39

最近开始研究FPGA
哈哈感谢楼主分享

举报

nuaa16060402

2012-3-28 20:34:38

很受益。。谢谢楼主

举报

eyeloveuv

2012-3-29 22:10:41

貌似不错。。。。。。。。。。

举报

李罡

2012-4-9 15:56:01

最近开始研究FPGA
哈哈感谢楼主分享

举报

songzhenlv

2012-4-12 10:30:11

学习了，谢谢~

举报

naotoudehuo

2012-4-12 12:29:17

不错^^

举报

1653228388.727700

2012-4-13 10:49:21

谢谢分享！

举报

张务观

2012-4-13 15:21:59

看看怎么样。

举报

白建永

2012-4-14 20:29:49

学习

举报

jun@gege

2012-4-18 15:32:38

好。。。

举报

187336

2012-4-18 19:55:13

good data

举报

更多回帖

499

相关帖子

×

20

完善资料，
赚取积分