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依山观澜0

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请问怎么用verilog来描述一个8位数据选择器呀


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依山观澜0

2021-10-2 17:47:39
module a(
        input [3:0] a,
        input clk,
        input rst_n,

        output reg [7:0] out
);
always@(posedge clk or negedge rst_n)
begin
        if(~rst_n)
        out<=8'b0000_0000;
        else
        case(a)
         3'b000:out[0]=1'b1;
         3'b001:out[1]=1'b1;
         3'b010:out[2]=1'b1;
         3'b011:out[3]=1'b1;
         3'b100:out[4]=1'b1;
         3'b101:out[5]=1'b1;
         3'b110:out[6]=1'b1;
         3'b111:out[7]=1'b1;
        endcase
end
endmodule
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  • 卿小小_9e6: 如果是独热码（one-hot）的情况，不建议这种写法。
    你的写法容易导致out[0]~out[7]在其他状态出现状态锁存的情况。
  • 依山观澜0 回复 卿小小_9e6： 那应该怎么写呀，能写一下吗

wyysh

2021-10-2 20:48:09
  1. /*******代码********/
  2. `timescale 1ns / 1ps
  3. //////////////////////////////////////////////////////////////////////////////////
  4. // Company:
  5. // Engineer:
  6. //
  7. // Create Date:    19:32:07 10/02/2021
  8. // Design Name:
  9. // Module Name:    xuanzeqi
  10. // Project Name:
  11. // Target Devices:
  12. // Tool versions:
  13. // Description:
  14. //
  15. // Dependencies:
  16. //
  17. // Revision:
  18. // Revision 0.01 - File Created
  19. // Additional Comments:
  20. //
  21. //////////////////////////////////////////////////////////////////////////////////
  22. module xuanzeqi(
  23.          input          clk,
  24.          input          rst_n,
  25.     input [2:0]     sel,      //输入按键       
  26.     output reg[7:0] dout     //输出控制led灯
  27. );

  29. //********************************************************************//
  30. //***************************** Main Code ****************************//
  31. //********************************************************************//

  33. //led_out:led灯输出的结果为key_in按键取反的输入值
  34. always@( posedge clk or negedge  rst_n)
  35.         if(rst_n == 1'b0)
  36.                     dout <= 8'd0;
  37.         else   
  38.                                  begin
  39.                         case(sel)
  40.                                 3'b000  : dout[0] <= 1'b1;
  41.                                 3'b001  : dout[1] <= 1'b1;       
  42.                                 3'b010  : dout[2] <= 1'b1;
  43.                                 3'b011  : dout[3] <= 1'b1;
  44.                                 3'b100  : dout[4] <= 1'b1;
  45.                                 3'b101  : dout[5] <= 1'b1;
  46.                                 3'b110  : dout[6] <= 1'b1;
  47.                                 3'b111  : dout[7] <= 1'b1;
  48.                                 default : dout    <= 8'd0;        
  49.                                 endcase
  50.                         end               
  51.                
  52. endmodule

  54. /*******仿真代码***********/
  55. `timescale 1ns / 1ps

  57. ////////////////////////////////////////////////////////////////////////////////
  58. // Company:
  59. // Engineer:
  60. //
  61. // Create Date:   19:59:32 10/02/2021
  62. // Design Name:   xuanzeqi
  63. // Module Name:   D:/src/ceshi2/xuanzeqi/sim/vtf_ceshiqi.v
  64. // Project Name:  xuanzeqi
  65. // Target Device:  
  66. // Tool versions:  
  67. // Description:
  68. //
  69. // Verilog Test Fixture created by ISE for module: xuanzeqi
  70. //
  71. // Dependencies:
  72. //
  73. // Revision:
  74. // Revision 0.01 - File Created
  75. // Additional Comments:
  76. //
  77. ////////////////////////////////////////////////////////////////////////////////

  79. module vtf_ceshiqi;

  81.         // Inputs
  82.         reg clk;
  83.         reg rst_n;
  84.         reg [2:0] sel;

  86.         // Outputs
  87.         wire [7:0] dout;
  88.        
  89.         reg[7:0] cnt;

  91.         // Instantiate the Unit Under Test (UUT)
  92.         xuanzeqi uut (
  93.                 .clk(clk),
  94.                 .rst_n(rst_n),
  95.                 .sel(sel),
  96.                 .dout(dout)
  97.         );

  99.         initial begin
  100.                 // Initialize Inputs
  101.                 clk = 0;
  102.                 rst_n = 0;
  103.                 sel = 0;

  105.                 // Wait 100 ns for global reset to finish
  106.                 #500;
  107.                 rst_n = 1;
  108.                 clk = 1;
  109.        
  110.         
  111.                 // Add stimulus here

  113.         end
  114. always #10 clk = ~clk;

  116. always @(posedge clk or negedge rst_n)
  117.         if(rst_n == 0)
  118.                 cnt <= 8'd0;
  119.         else  if( cnt == 8'd250)
  120.                 cnt <=8'd0;
  121.         else
  122.                 cnt <= cnt+ 1'd1;

  124. always @(posedge clk or negedge rst_n)
  125.         if(cnt%30 == 0 )
  126.                 begin
  127.                         case(cnt)
  128.                                 8'd30  : sel = 3'b000 ;
  129.                                 8'd60  : sel = 3'b001 ;       
  130.                                 8'd90  : sel = 3'b010 ;
  131.                                 8'd120 : sel = 3'b011 ;
  132.                                 8'd150 : sel = 3'b100 ;
  133.                                 8'd180 : sel = 3'b101 ;
  134.                                 8'd210 : sel = 3'b110 ;
  135.                                 8'd240 : sel = 3'b111 ;
  136.                                 default : sel = 3'b000;
  137.                         endcase
  138.                 end
  139.         else
  140.          cnt = cnt+1'd1;
  141.        
  142. endmodule


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  • 仿真图 通过sel的值选择输出

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