cdl in为什么总是报错？如何去解决这个问题？

　　做cdl in（包含若干个子电路）时，在正常导入若干个子电路后，每次导入到某一个电路，cdl in总是报错”in global routing， two instances overlap“，
　　别的电路都能正常生成schematic和symbol， 这个电路生成了一个netlist_temp，打开后里面的symbol都是叠在一起的。
　　请问这是怎么回事？如何解决？
　　先谢谢大家！