引言
涉足使用FPGA 的高速数据捕获设计的人可能都听说过新JEDEC标准这个时髦术语：JESD204B。最近，许多工程师联系 TI，要求获得JESD204B接口的相关资料，包括它与FPGA 如何工作，以及如何让其设计更容易实现。那么，JESD204B到底是什么呢？本文将讨论JESD204B标准的发展过程，以及它对系统设计工程师的意义。
是什么导致了JESD204B标准的出现？
大约十年以前，高速数据转换器的设计师们从使用传统单端CMOS接口，转向使用差动LVDS 接口，因为后者实现了更高的数据速率。（CMOS接口速率被限制在约200Mbps 。）LVDS 接口还改善了信号线路和电源的噪声耦合。这种接口的缺点是在低采样速度下功耗更高。这便给了CMOS接口一个存在的理由，直到今天人们仍然在使用。
但是，随着模数转换器（ADC） 的发展，其要求更快的采样速率和更高的通道密度，行业要求使用比并行LVDS 更快速、功效更高的数字接口。为了克服这个挑战，2006 年4月，JEDEC制订并批准了一种真正的串行接口（称作JESD204）。JESD204 接口被定义为一种单通道、高速串行链路，其使用高达3.125 Gbps 的数据速率把单个或者多个数据转换器连接至数字逻辑器件。它需要向转换器和FPGA 发送一个公共帧时钟，以对帧进行同步。
由于仅支持一条通道和一条串行链路，因此JESD204很快便被认为并不如之前希望的那样有效。所以，在2008 年4月，该标准被修订为JESD204A。JESD204A扩展了对多条对齐通道和多点链路的支持，但是最大速度仍然被限定在3.125 Gbps。这成了2011 年7月订制JESD204B标准的推动力，其旨在克服几种不同的系统设计问题。除将支持数据速率从3.125 Gbps 提高至12.5 Gbps以外，它还通过添加确定性延迟功能大大简化了多通道同步。
什么是JESD204B标准？
JESD204B最高支持12.5 Gbps 的接口速度，使用器件时钟代替之前使用的帧时钟，并且拥有三个不同的子类。除高速以外，子类0可向下兼容JESD204A，但它并不支持确定性延迟。另外，SYNC 信号具有特殊的错误报告时序要求（请参见图1）。子类1使用同步信号SYSREF 来在各器件之间发起和对齐局部多帧时钟（请参见图2）。它同步数据传输，并在数字链路之间实现已知、确定性延迟。子类2使用SYNC 信号，用于相同的目的（请参见图3）。由于存在SYNC 时序限制，因此子类2通常用于500 MSPS 以下的数据速率。为了达到500 MSPS 以上的速度，具有一个外部SYSREF 时钟的子类1常常是首选。
符合JESD204B标准的接收器具有一个弹性缓冲器，用于补偿串行器/解串器（SerDes）通道之间的歪斜，它简化了电路板布局。在最慢通道的数据到达以前，该弹性缓冲器会一直存储数据。之后，同时释放所有通道的数据，进行数字处理。这种歪斜控制是可能的，因为数据时钟被嵌入到串行数据流中。
为什么关注JESD204B接口？
由于JESD204B标准的数据转换器使用比以前接口都要高的速率串行化和发送输出数据，因此数据转换器和处理器或者FPGA 上要求的引脚数目大大减少，从而带来更小的封装尺寸和更低的成本。但是，引脚数目减少所带来的最大好处是，印刷电路板（PCB） 的布局更加简单，布线也更加容易，因为电路板上的通道更少了。
通过降低对于歪斜管理的需求，布局和布线进一步简化。通过在数据流中嵌入数据时钟以及接收器中弹性缓冲器的存在，让降低歪斜管理需求成为现实。因此，不需要再弯弯曲曲地走线来匹配长度。JESD204B标准还允许更远的传输距离。歪斜要求的降低，让逻辑器件可以远离数据转换器，从而避免对敏感模拟部件产生影响。
另外，JESD204B接口可适应不同的数据转换器分辨率。这样，无需对收发器/接收器（Tx/Rx）板（逻辑器件）进行物理重新设计，便可用于以后的ADC和数模转换器 （DAC） 。
这意味着LVDS 接口的终结吗？
CMOS接口通过低数据速率降低数据转换器的功耗，而JESD204B接口则比传统LVDS 接口拥有更多的优势。那么，LVDS 接口还有机会存活下来吗？
答案是肯定的。尽管JESD204B标准通过确定性延迟简化了多通道同步，但是有一些应用要求最小延迟（理想情况下无延迟）。这些应用（例如：雷达等航空应用）需要对某个动作或者探测行为立即做出响应。必须让所有潜在延迟都最小化。就这些应用而言，应该考虑LVDS 接口，因为JESD204B标准数据转换器的数据串行化延迟被忽略了。
结论
本文讨论了JEDEC JESD204B标准的发展过程，并说明了使用这种接口的诸多好处，包括更高的数据速率、更简单的PCB布局、更小的封装尺寸以及更低的成本。我们希望，读者现在可以更加理解JESD204B 标准系统了。
引言
涉足使用FPGA 的高速数据捕获设计的人可能都听说过新JEDEC标准这个时髦术语：JESD204B。最近，许多工程师联系 TI，要求获得JESD204B接口的相关资料，包括它与FPGA 如何工作，以及如何让其设计更容易实现。那么，JESD204B到底是什么呢？本文将讨论JESD204B标准的发展过程，以及它对系统设计工程师的意义。
是什么导致了JESD204B标准的出现？
大约十年以前，高速数据转换器的设计师们从使用传统单端CMOS接口，转向使用差动LVDS 接口，因为后者实现了更高的数据速率。（CMOS接口速率被限制在约200Mbps 。）LVDS 接口还改善了信号线路和电源的噪声耦合。这种接口的缺点是在低采样速度下功耗更高。这便给了CMOS接口一个存在的理由，直到今天人们仍然在使用。
但是，随着模数转换器（ADC） 的发展，其要求更快的采样速率和更高的通道密度，行业要求使用比并行LVDS 更快速、功效更高的数字接口。为了克服这个挑战，2006 年4月，JEDEC制订并批准了一种真正的串行接口（称作JESD204）。JESD204 接口被定义为一种单通道、高速串行链路，其使用高达3.125 Gbps 的数据速率把单个或者多个数据转换器连接至数字逻辑器件。它需要向转换器和FPGA 发送一个公共帧时钟，以对帧进行同步。
由于仅支持一条通道和一条串行链路，因此JESD204很快便被认为并不如之前希望的那样有效。所以，在2008 年4月，该标准被修订为JESD204A。JESD204A扩展了对多条对齐通道和多点链路的支持，但是最大速度仍然被限定在3.125 Gbps。这成了2011 年7月订制JESD204B标准的推动力，其旨在克服几种不同的系统设计问题。除将支持数据速率从3.125 Gbps 提高至12.5 Gbps以外，它还通过添加确定性延迟功能大大简化了多通道同步。
什么是JESD204B标准？
JESD204B最高支持12.5 Gbps 的接口速度，使用器件时钟代替之前使用的帧时钟，并且拥有三个不同的子类。除高速以外，子类0可向下兼容JESD204A，但它并不支持确定性延迟。另外，SYNC 信号具有特殊的错误报告时序要求（请参见图1）。子类1使用同步信号SYSREF 来在各器件之间发起和对齐局部多帧时钟（请参见图2）。它同步数据传输，并在数字链路之间实现已知、确定性延迟。子类2使用SYNC 信号，用于相同的目的（请参见图3）。由于存在SYNC 时序限制，因此子类2通常用于500 MSPS 以下的数据速率。为了达到500 MSPS 以上的速度，具有一个外部SYSREF 时钟的子类1常常是首选。
符合JESD204B标准的接收器具有一个弹性缓冲器，用于补偿串行器/解串器（SerDes）通道之间的歪斜，它简化了电路板布局。在最慢通道的数据到达以前，该弹性缓冲器会一直存储数据。之后，同时释放所有通道的数据，进行数字处理。这种歪斜控制是可能的，因为数据时钟被嵌入到串行数据流中。
为什么关注JESD204B接口？
由于JESD204B标准的数据转换器使用比以前接口都要高的速率串行化和发送输出数据，因此数据转换器和处理器或者FPGA 上要求的引脚数目大大减少，从而带来更小的封装尺寸和更低的成本。但是，引脚数目减少所带来的最大好处是，印刷电路板（PCB） 的布局更加简单，布线也更加容易，因为电路板上的通道更少了。
通过降低对于歪斜管理的需求，布局和布线进一步简化。通过在数据流中嵌入数据时钟以及接收器中弹性缓冲器的存在，让降低歪斜管理需求成为现实。因此，不需要再弯弯曲曲地走线来匹配长度。JESD204B标准还允许更远的传输距离。歪斜要求的降低，让逻辑器件可以远离数据转换器，从而避免对敏感模拟部件产生影响。
另外，JESD204B接口可适应不同的数据转换器分辨率。这样，无需对收发器/接收器（Tx/Rx）板（逻辑器件）进行物理重新设计，便可用于以后的ADC和数模转换器 （DAC） 。
这意味着LVDS 接口的终结吗？
CMOS接口通过低数据速率降低数据转换器的功耗，而JESD204B接口则比传统LVDS 接口拥有更多的优势。那么，LVDS 接口还有机会存活下来吗？
答案是肯定的。尽管JESD204B标准通过确定性延迟简化了多通道同步，但是有一些应用要求最小延迟（理想情况下无延迟）。这些应用（例如：雷达等航空应用）需要对某个动作或者探测行为立即做出响应。必须让所有潜在延迟都最小化。就这些应用而言，应该考虑LVDS 接口，因为JESD204B标准数据转换器的数据串行化延迟被忽略了。
结论
本文讨论了JEDEC JESD204B标准的发展过程，并说明了使用这种接口的诸多好处，包括更高的数据速率、更简单的PCB布局、更小的封装尺寸以及更低的成本。我们希望，读者现在可以更加理解JESD204B 标准系统了。
举报
