PLL锁定过程包括两个步骤：
1. 通过内部环路自动选择频段(粗调)。 在寄存器配置期间，PLL 首先根据内部环路进行切换和配置。 随后由一个算法驱动 PLL 找到正确的 VCO 频段。
2. 通过外部环路细调。 PLL 切换到外部环路。 鉴相器和电荷泵配合外部环路滤波器工作，形成一个闭环，确保PLL锁定到所需频率。 校准大约需要94,208个鉴频鉴相器(PFD)周期;对于一个30.72 MHz fPFD，这相当于3.07 ms。
校准完成后，PLL 的反馈操作使 VCO 锁定于正确的频率。 锁定速度取决于非线性周跳行为。 PLL 总锁定时间包括两个部分： VCO 频段校准时间和 PLL 周跳时间。 VCO 频段校准时间仅取决于 PFD 频率; PFD 频率越高，锁定时间越短。 PLL 周跳时间由所实现的环路带宽决定。 当环路带宽比 PFD 频率窄时，小数N分频/整数N分频频率合成器就会发生周跳。 PFD 输入端的相位误差积累过快，PLL 来不及校正，电荷泵暂时沿错误方向吸入电荷，使锁定时间急剧缩短。 如果 PFD 频率与环路带宽的比值提高，周跳也会增加;对于给定 PFD 周期，提高环路带宽会缩短周跳时间。
因此，当使用自动校准模式时，总锁定时间对某些应用来说可能太长。
PLL锁定过程包括两个步骤：
1. 通过内部环路自动选择频段(粗调)。 在寄存器配置期间，PLL 首先根据内部环路进行切换和配置。 随后由一个算法驱动 PLL 找到正确的 VCO 频段。
2. 通过外部环路细调。 PLL 切换到外部环路。 鉴相器和电荷泵配合外部环路滤波器工作，形成一个闭环，确保PLL锁定到所需频率。 校准大约需要94,208个鉴频鉴相器(PFD)周期;对于一个30.72 MHz fPFD，这相当于3.07 ms。
校准完成后，PLL 的反馈操作使 VCO 锁定于正确的频率。 锁定速度取决于非线性周跳行为。 PLL 总锁定时间包括两个部分： VCO 频段校准时间和 PLL 周跳时间。 VCO 频段校准时间仅取决于 PFD 频率; PFD 频率越高，锁定时间越短。 PLL 周跳时间由所实现的环路带宽决定。 当环路带宽比 PFD 频率窄时，小数N分频/整数N分频频率合成器就会发生周跳。 PFD 输入端的相位误差积累过快，PLL 来不及校正，电荷泵暂时沿错误方向吸入电荷，使锁定时间急剧缩短。 如果 PFD 频率与环路带宽的比值提高，周跳也会增加;对于给定 PFD 周期，提高环路带宽会缩短周跳时间。
因此，当使用自动校准模式时，总锁定时间对某些应用来说可能太长。
举报
