基于AD9361推出的3G和4G基站应用的高性能/高集成度的射频解决方案

简介
AD9361是ADI推出的面向3G和4G基站应用的高性能、高集成度的射频解决方案。该器件集RF前端与灵活的混合信号基带部分为一体，集成频率合成器，为处理器提供可配置数字接口。AD9361接收器LO工作频率范围为70 MHz至6.0 GHz，发射器LO工作频率范围为47 MHz至6.0 GHz，涵盖大部分特许执照和免执照频段，支持的通道带宽范围为200 kHz以下至56 MHz。


两个独立的直接变频接收器拥有首屈一指的噪声系数和线性度。每个接收(RX)子系统都拥有独立的自动增益控制(AGC)、直流失调校正、正交校正和数字滤波功能，从而消除了在数字基带中提供这些功能的必要性。TheAD9361还拥有灵活的手动增益模式，支持外部控制。每个通道搭载两个高动态范围模数转换器(ADC)，先将收到的I信号和Q信号进行数字化处理，然后将其传过可配置抽取滤波器和128抽头有限脉冲响应(FIR)滤波器，结果以相应的采样率生成12位输出信号。
发射器采用直接变频架构，可实现较高的调制精度和超低的噪声。这种发射器设计带来了行业最佳的TX误差矢量幅度(EVM)，数值不到−40 dB，可为外部功率放大器(PA)的选择留出可观的系统裕量。板载发射(TX)功率监控器可以用作功率检测器，从而实现高度精确的TX功率测量。

完全集成的锁相环(PLL)可针对所有接收和发射通道提供低功耗的小数N分频频率合成。设计中集成了频分双工(FDD)系统需要的通道隔离。

AD9361系统构成

        AD9361的框架如下图2-1所示：


图2-1
        它支持2x2 MIMO通信，收发各有两条独立的射频通路。
        TX射频前端构成如下图2-2所示：


图2-2
        TX数据通路如下图2-3所示：


图2-3
        RX射频前端构成如下图2-4所示：


图2-4
        RX数据通路如下图2-5所示：


图2-5

初始化及校准总述
        AD9361在上电之后便会进入休眠状态。此时用户需要根据所需参数，对芯片进行初始化配置。其配置包括以下几方面：
l  基本参数配置（包含SPI时钟频率、DCXO补偿、射频时钟使能）
l  BB PLL频率配置及校准
l  PolyPhase TX Digital Filter的系数写入
l  PolyPhase RX Digital Filter的系数写入
l  数字数据接口配置
l  AuxDAC/AuxADC初始化
l  Control_Out端口输出配置
l  GPO端口参数配置
l  频率无关的射频参数配置，包括LO Power、VCO&LDO的参数配置、Charge Pump校准等）
l  T/Rx频率综合器参数配置
l  T/Rx工作频率配置及校准
l  Mixer GM table增益配置
l  RX Gain table配置
l  RX手动增益配置
l  T/RX基带模拟滤波器校准（tune）
l  RX TIA配置及校准
l  二级TX滤波器校准
l  ADC初始化
l  BB/RF DC校准
l  发射数据正交性校准（相当于IQ校准）
l  TX增益配置
l  RSSI及功率测量的初始化
使用AD9361，我们主要关注的有五个方面：一是其中各器件的校准；二是有关滤波器的配置；三是有关数字部分接口的模式、工作方式的配置；四是射频工作状态机控制；五是有关T/Rx增益的配置。以下分4节对这几个方面分别阐述。

　　时钟源和RF & BB PLL频率综合器
　　由于时钟是整个芯片的核心，在介绍上节所述五方面之前，我们先详述一下AD9361的时钟、PLL和频率综合器。
　　1、参考时钟及DCXO
　　AD9361使用分数分频锁相环生成一个本地时钟为信号转换、数字滤波器、IO端口提供时钟源。这些PLL均需要一个参考时钟，这个时钟可以通过外部晶振提供，或者由外部晶体加上一个可变电容生成所需频率。在使用外部晶体的情况下，需使用DCXO补偿晶体频率来保证输出参考时钟稳定。
　　2、RF & BB PLL 频率综合器
　　
　　图4-1
　　参考时钟输入后，分别进入3个独立的PLL（如图4-1所示），分别为T/RX频率综合器、基带PLL提供参考时钟源。3个PLL需各自进行校准。
　　A）TX、RX PLL的锁定
　　在FDD模式下，TX和RX的PLL可工作在不同频率下，它们同时开启；TDD模式下，TX和RX的PLL根据收发情况轮流开启。
　　一般的TDD模式工作状态按照Rx-ALERT-Tx-ALERT-Rx跳转，基带通过跳转TXNRX信号来控制TX、RX状态的跳转，当TXNRX从0跳变到1时，RX PLL关闭，TX PLL开启并进行重新校准锁定，反之TX PLL关闭，RX PLL开启并重新校准锁定。TDD模式下每次PLL校准锁定的时间大概为45us~60us左右。
　　不过假如系统每次收发帧所使用的载波频率不变，则不需每次打开TX或RX时重新进行校准，而沿用上一次的校准值。此时需要在一次校准过后将寄存器中的VCO Cal比特关闭，这样可以明显得缩短信号收发之前，频率综合器的稳定时间。
　　B）Fast Lock模式
　　假如你的系统需要在多个频点上工作，则可以使用Fast Lock模式，它支持保存多个频点的频率控制字，使得频率变化是，PLL的锁定时间更短。然而这种模式TX和RX分别最多只能保存8个频点，还是有一点局限性。