输入抖动约束是否对PCIe源时钟有效？

肖恩，
PCIe时钟源上的抖动肯定会影响其操作。
典型的合理质量晶体振荡器为25至35皮秒，峰峰值，最差情况抖动。
一切都假定您的信号完整性，电源完整性足够好，不会增加。
例如，FPGA内部执行繁重工作的抖动可能是50 ps，也可能是几百ps峰峰值。
工具（Vivado）允许您输入系统抖动，以便在最差的抖动情况（峰值最小值周期）内满足时序要求。
可以通过使用LVDS通过DDR IO引出转发时钟来测量内部抖动，以查看其外观。
收发器中的PLL将衰减传输到PCIe接口的抖动，接收器将能够从PCIe总线恢复数据。
Austin Lesea主要工程师Xilinx San Jose

如果您参考下面的搜索链接，您可以找到与不同设备相关的相位噪声要求.http：//www.xilinx.com/search/site-keyword-search.html？searchKeywords = phase％20noise如果您使用的是UltraScale
，请参考器件数据手册了解相位噪声要求。
根据您使用的设备/ GT，确保refclk质量符合此要求。
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----------------------------别忘了回复，给予kudo并接受为解决方案---------
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我偶然发现了你的这篇帖子：https：//forums.xilinx.com/t5/PLD-Blog/Jitter/ba-p/166236。
在其中，您描述了大约100 ps的基线系统抖动。
我们已经尝试测量我们的系统抖动，并提出了大约200 ps的数字。
添加此值的系统抖动约束会导致PCIe时钟失败时序分析（脉冲宽度违规）我们感兴趣的是，似乎PCIe逻辑永远不会满足大约150 ps以上系统抖动的时序。
我们甚至尝试使用相同的结果实现PCIe示例项目设计。
如何在使用PCIe时正确指定系统抖动？
似乎我们在PCIe时序收敛和消除非PCIe时钟域中的时序错误之间处于僵局。