Virtex-7开漏问题的解决办法？

FPGA I / O工作电压为1.8V，它被用作LVDS缓冲器的使能引脚，工作电压为3.3V至。
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根据JEDEC LVDS标准，VIH min为2.0V。
我在网上有一个下拉电阻。
我将尝试解决电阻器并将其作为上拉至3.3V。
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当我想驱动逻辑'1'时，我会将FPGA I / O引脚保持在Hi'Z'Impedance状态。
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所以我的Buffer看到Continous 3.3V，它将会Up。
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当我想关闭缓冲器时，我在FPGA I / O处驱动逻辑'0'。
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FPGA I / O引脚看到3.3V（因为上拉连接）。
但它被拉下了。
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它会造成问题。???
基本上它只是下沉。
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