实现XAPP860时出现问题如何解决

对其示例代码（XAPP860）没有任何修改，并且在映射期间在RX_CLK_BUFIO上出现错误LIT：516。
如果您使用文件DDR_6TO1_16CHAN_RT_RX.v作为顶级模块，则应从模块端口列表中删除RXCLK。
驱动该信号的BUFIO是正确的，因为这是ISERDES块的IO时钟（以及更多）。
文件DDR_6TO1_16CHAN_RT_TX.v有一个很好的例子，正确实现了到输出引脚的时钟转发：
// FORWARDED CLOCK ODDR＃（。DDR_CLK_EDGE（“OPPOSITE_EDGE”）,. ANIT（1'b0）,. SRTYPE（“ASYNC”））ODDR_TX_CLOCK（.Q（TX_CLOCK_PREBUF）,. C（TXCLK）,. CE（1'
b1），。D1（1'b1），。D2（1'b0）,. R（1'b0）,. S（1'b0））; //转发时钟输出BUFFEROBUFDS_LVDSEXT_25 OBUFDS_TX_CLOCK //尝试OBUFDS而不是OBUFDS_LVDSEXT_25
（.O（CLOCK_TX_P）,. OB（CLOCK_TX_N）,. I（TX_CLOCK_PREBUF））;
注意：我找不到对aOBUFDS_LVDSEXT_25 Virtex-5原语的任何引用。
也许缺少源代码文件来定义aOBUFDS_LVDSEXT_25模块。
或者也许OBUFDS_LVDSEXT_25只是映射到OBUFDS。
- 鲍勃埃尔金德
签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。
阅读手册或用户指南。
你读过手册了吗？
你能找到手册吗？2。
搜索论坛（并搜索网页）以寻找类似的主题。
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不要在别人的主题上发布新主题或问题，开始新的主题！5。
学生：复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。
提供有用的详细信息（请与网页，数据表链接）.7。
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通常，Xilinx FPGA具有两个独立的片上互连网络，分别用于普通逻辑信号和时钟。
时钟互连设计用于低偏斜，而普通逻辑互连的设计旨在实现最大的灵活性。
时钟互连的特殊需求和利益必然限制其灵活性 - 时钟分配网络不连接到正常的逻辑信号网络。
OBUFDS和OBUFT的输入不能直接由BUFIO时钟缓冲器驱动的时钟互连驱动。
如果您注意到图5中的xapp860，则右下角的LVDSEXT_25缓冲区不会被BUFIO时钟缓冲区直接驱动。
它通过ODDR块间接驱动。
这是Xilinx设计中的常见电路应用，也用于生成源同步数据+时钟输出的设计中的“时钟转发”。
- 鲍勃埃尔金德
签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。
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在Xilinx的设计（XAPP860）中，RX_CLK_BUFIO由BUFIO驱动。
要解决此LIT：516错误，我应该进行一些更改，以便RX_CLK_BUFIO由ODDR块驱动？

在Xilinx的设计（XAPP860）中，RX_CLK_BUFIO由BUFIO驱动。
要解决此LIT：516错误，我应该进行一些更改，以便RX_CLK_BUFIO由ODDR块驱动？
没有。
请参见XAPP860图8.此图中没有OBUFDS。
是原始XAPP860示例代码中的RX_CLK的OBUFDS，还是这是你做的一个补充？
在任何一种情况下，BUFIO都不直接驱动OBUFDS。
BUFIO可以驱动ODDR，ODDR可以直接驱动OBUFDS（参见XAPP860，图5的底部）。
- 鲍勃埃尔金德
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