Virtex-5 LVCMOS输出速度的疑问谁来解答一下

嗯.... 250MHz 50％占空比时钟具有2nS脉冲宽度。
不过，我认为你可以做到比600mV更好。
只是为了进行健全性检查，您的示波器和探头的带宽是多少？
如果它们不是至少1GHz，您可能会看到由于您的测试台导致的一些衰减。
你是如何从FPGA驱动250MHz时钟的？
经典方法是使用ODDR输出单元。
这是你在用什么？
你有任何支持LVCMOS33的输出引脚，与250MHz LVCMOS18输出相比较吗？
附：
- 下一次，考虑LVDS（差分）信号的速度超过200MHz。
你同意吗？
- 鲍勃埃尔金德
签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。
阅读手册或用户指南。
你读过手册了吗？
你能找到手册吗？2。
搜索论坛（并搜索网页）以寻找类似的主题。
不要在多个论坛上发布相同的问题。
不要在别人的主题上发布新主题或问题，开始新的主题！5。
学生：复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。
提供有用的详细信息（请与网页，数据表链接）.7。
您的代码中的评论不需要支付额外费用。
我没有支付论坛帖子的费用。
如果我写一篇好文章，那么我一无所获。

S，
除了你已经收到的建议，下载一个免费版本的os spice，并运行一些模拟。
将IO引脚建模为完美的脉冲电压源，上升和下降时间约为300皮秒。
使用与其串联的20至50欧姆电阻来模拟输出阻抗。
然后用10pf，20pf，50pf等加载“IO引脚”，通过传输线运行，驱动一些电阻负载等，看看会发生什么。
这将使您了解正在发生的事情。
可能，您正在研究示波器没有足够的带宽来测量您想要测量的信号，信号完整性差（阻抗不匹配，'示波器上的接地引线太长等）。
IBIS文件确实提供了（以ASCII格式）重要的驱动程序信息，可以将其放入简单的spice模拟中，如上所述。
更高级的spice版本也会读取IBIS模型（hspice）。
Austin Lesea主要工程师Xilinx San Jose

另一个健全性检查 - 引脚是否设置为SLEW = FAST？
我认为默认的摆动是SLOW，绝对不会运行250 MHz。
- Gabor

我不太确定您是否可以使用示波器观察此信号。
LVCMOS引脚可能存在阻抗匹配问题或驱动电流不足问题。
如果您的电路板上有任何绿色LCD，则LCD上必须有一个LVCMOS-TTL电平转换器，因此您可以将其数据引脚用作TTL输出。
我使用它们，我从这些引脚中得到雷达触发信号（100Khz占空比为％0.5-50ns脉冲长度）
确保在顶层设计文件中使用OBUF原语（在unisim-hdl库中找到）来获取芯片外的信号，并且在该引脚的UCF文件中应将SLEW RATE设置为FAST。