我需要开发一个项目，它是Virtex-6上ADC-
FPGA的接口.ADC将在LVDS中发送3个信号：
BITLCK。
帧时钟。
数据。
ADC串行化为14，单通道数据和DDR模式。
我使用ISERDES进行反序列化，因此我为7个正位（在BITCLOK的上升沿获得）和其他2个ISERDES（MASTER-SLAVE）创建了2个ISERDES（MASTER - SLAVE）7个负位（在BITCLOCK的下降沿获得）。
我收到了IBUFDS_DIFF_OUT的DATA信号，因为我使用这个结构进行帧对齐，因此我需要正值和负值。
下图显示了
电路配置：
当我实现设计时，我遇到以下错误：
错误：位置：1073 - 由于以下原因，Placer无法为ILOGIC类型的组件serdes_frame_p / iserdese1_master创建RPM [ILOGIC_SHIFT_RPMS]。
出现此问题的原因：结构化逻辑必须与另一个RPM合并，这会导致组件serdes_frame_n / iserdese1_master的放置违规。
以下组件是此结构的一部分：错误：放置：1073 - 由于以下原因，Placer无法为ILOGIC类型的组件serdes_frame_n / iserdese1_master创建RPM [ILOGIC_SHIFT_RPMS]。
出现此问题的原因：此结构化逻辑中的组件具有无法满足的冲突对齐要求。
以下是需要特殊对齐的组件：serdes_frame_n / iserdese1_master D_P请注意，此逻辑必须与另一个对齐的RPM合并。
以下组件是此结构的一部分：错误：放置：1073 - 由于以下原因，Placer无法为ILOGIC类型的组件serdes_frame_p / iserdese1_master创建RPM [ILOGIC_SHIFT_RPMS]。
出现此问题的原因：结构化逻辑必须与另一个RPM合并，这会导致组件serdes_frame_n / iserdese1_master的放置违规。
以下组件是此结构的一部分：错误：放置：1073 - 由于以下原因，Placer无法为ILOGIC类型的组件serdes_frame_n / iserdese1_master创建RPM [ILOGIC_SHIFT_RPMS]。
出现此问题的原因：此结构化逻辑中的组件具有无法满足的冲突对齐要求。
以下是需要特殊对齐的组件：serdes_frame_n / iserdese1_master D_P请注意，此逻辑必须与另一个对齐的RPM合并。
以下组件是此结构的一部分：错误：包：1654 - 时序驱动的放置阶段遇到错误。
这是否由于I / O平铺配置而发生，因为它在相同I / O平铺的高边缘处使用ISERDES的差分值为正，并且不能将负差分值连接到在下降沿工作的两个ISERDES
另一个I / O平铺？
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