是否有人成功地将BRAM或FIFOBRAM原语用于550MHz或更高的设计？

大家好，
我正在使用带有Virtex 5 110T FPGA的ML510板。
当我在其输入和输出为550MHz时放置和布线只有FIFO（fifo_generator_v_8_2）和触发器的设计时，设计无法满足时序要求。
550MHz是Virtex 5数据表中规定的最大允许频率。
当我使用BRAM或FIFO_BRAM实现FIFO时，设计失败。
我使用了一个选项，因此未连接的元素不会被修剪（地图阶段的-u）。
根据时序报告，BRAM输出到全局路由然后到触发器的路径延迟超过了所需的时间。
对于FIFO的输入也是如此，从触发器到全局路由的路径再到FIFO的输入。
我很想知道是否有人成功地将BRAM或FIFOBRAM原语用于550MHz或更高的设计？
有没有人在400MHz以上的任何地方获得过？
如果是这样，您是否能够使用FIFO发布设计或用于实现此高频率的步骤。
先谢谢你，