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姜钰

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[问答]

结果布局和路线模拟结果不匹配怎么回事

嗨,大家好,
我正在使用ISE8.1i和modelsim xe 6.1在Virtex2pro中实现我的设计。
我在行为模拟中获得了正确的结果,而在后置和路径模拟中,我得到了错误的输出值。
我甚至在较低的时钟运行我的设计。
请帮帮我,
问候
阿德南

回帖(1)

杨玲

2020-6-3 14:08:08
有些事情可以通过时序仿真来解决
受时钟频率的影响。
这尤其包括持有时间违规。
确保测试台激励符合设置和保持要求
在post place& route静态计时报告的数据表部分列出。
还要确保您的设计符合时序限制。
它是
很好设置后P& R静态时序报告的过程属性
生成详细报告,其中“Report Unconstrained Paths”设置为
100,并选中“生成数据表部分”。
无约束
报告的路径部分对于查找计时问题很有价值
约束没有适当覆盖。
最后,您的行为模拟可能“正确”工作
由于刺激中的错误可能导致输出改变
错误的时钟周期。
当使用缓冲时钟时可能会发生这种情况
例如,delta延迟。
实际时间延迟可能为零但是
通过模拟状态进行另一次传递,因此输出可以
与触发器的D输入在同一时钟周期上进行chnge。
HTH,
的Gabor
- Gabor
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