为什么使用输出寄存器可以提高性能？

嗨@ sarit8，
来自UG473 p20：
“可选输出寄存器通过消除CLB触发器的流水线延迟来实现流水线操作，从而提高了设计性能。为这些输出寄存器提供了独立的时钟和时钟使能输入。因此输出数据寄存器保持独立于输入的值
注册操作。“
问候，
弗洛朗
FlorentProduct应用工程师 - Xilinx技术支持EMEA ------------------------------------------
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