如何在Virtex 7板上正确设置用户时钟？

嗨，
我有一个使用Artix 7 FPGA在我的Basys3上运行的设计。
在约束文件中，我创建一个时钟
set_property PACKAGE_PIN W5 [get_ports clk]
set_property IOSTANDARD LVCMOS33 [get_ports clk]
create_clock -add -name sys_clk_pin -period 10.00 -waveform {0 5} [get_ports clk]
这没有任何问题。
我还有一个Virtex 7板（7VX485T），但是当我尝试添加时钟时：
set_property PACKAGE_PIN E19 [get_ports clk]
set_property IOSTANDARD LVDS [get_ports clk]
create_clock -add -name sys_clk_pin -period 10.00 -waveform {0 5} [get_ports clk]
我收到以下错误消息：
警告：[Synth 8-3332]顺序元素（ y_reg [31]）未使用，将从模块指数中删除。
严重警告：[Drc 23-20]规则违规（IOSTDTYPE-1）IOStandard类型 - I / O端口clk是单端但具有LVDS的IOS标准，只能支持差分
信息：[Vivado_Tcl 4-198] DRC完成了0个错误，1个严重警告
信息：[Vivado_Tcl 4-199]有关更多信息，请参阅DRC报告（report_drc）。
错误：[Drc 23-20]规则违规（IOSTDTYPE-1）IOStandard类型 - I / O端口clk是单端但具有LVDS的IOS标准，只能支持差分
信息：[Vivado 12-3199] DRC完成了1个错误
谁能让我了解如何在Virtex 7板上正确设置用户时钟？
我更喜欢使用用户时钟而不是系统时钟。
请注意，我在非项目模式下工作，所以我希望得到的答案不涉及图形用户界面。
谢谢，
特勒尔斯