数字钟设计

1. 巩固已学习的《电子技术(模拟和数字部分)》理论知识；

2. 熟悉电子系统开发技术；

3. 熟悉电子应用系统开发过程和步骤；

4. 掌握虚拟仿真软件(EWB、Multisim、proteus等)的使用；

5. 掌握电子应用系统设计、仿真和电路图绘制(protel 99/Altium Designer)以及PCB版生成；

6. 培养学生的工程实践能力和创新能力。

7.将所学知识真正运用到实际工程

1.设计一个简易数字钟，能够显示时、分、秒；

2.采用虚拟仿真软件进行仿真并采用Protel 99/Altium Designer软件绘出硬件电路图和PCB版图。

(1) 以24小时为一个周期，显示时、分、秒；

(2) 具有校时功能；

(3) 添加其它功能（可选）

(4) 采用虚拟仿真软件进行仿真调试。

(5) 采用Protel 99/Altium Designer软件绘制PCB版图。

根据数字钟的设计任务描述和要求，以及查阅资料可得整体设计框图图1。

3.1.1 脉冲产生电路

     晶体振荡器电路给数字钟提供一个频率稳定准确的32768Hz的脉冲，可保证数字钟的走时准确。但是晶体振荡器电路产生的频率信号为1KHz，还需采用3片74LS160（每个芯片都是1/10分频）级联组成一个分频器，才能得到1Hz的脉冲信号。因此加大了电路的成本和复杂度。

方案二：555电路

      555电路通过NE555芯片和电阻电容构成一个产生1Hz电路。电路结构简单容易实现，但其产生频率信号不准且后期脉冲宽度比较难调节。

555脉冲产生电路相较于晶体振荡器电路材料简单，成本低廉，并且在实验室容易获得。并且通过电路仿真最终选择555脉冲产生电路。

3.1.2进制实现电路

本设计方案采用24小时制的数字钟设计，为此在时钟电路中共需要24进制、60进制两种进制方式。通过查阅相关资料和所学知识，最终确定采用74LS161芯片。74LS161是常用的四位二进制可预置的同步加法计数器，它可以灵活的运用在各种数字电路中。74LS161引脚图见下图。

管脚图介绍：
时钟CP 和四个数据输入端P0~P3
清零/MR
使能CEP，CET
置数PE
数据输出端Q0~Q3
以及进位输出TC. (TC=Q0·Q1·Q2·Q3·CET)
<74LS161 功能表>

从74LS161功能表功能表中可以知道，当清零端CR=“0”，计数器输出Q3、Q2、Q1、Q0立即为全“0”，这个时候为异步复位功能。

当CR=“1”且LD=“0”时，在CP 信号上升沿作用后，74LS161 输出端Q3、Q2、Q1、Q0的状态分别与并行数据输入端D3，D2，D1，D0的状态一样，为同步置数功能。

而只有当CR=LD=EP=E“T=1”、CP脉冲上升沿作用后，计数器加1。

74LS161还有一个进位输出端CO，其逻辑关系是CO=Q0·Q1·Q2·Q3·CET。

24进制

本设计采用的2片74LS161芯片以及与非门实现24进制(00~23)。时计数器的十位是二进制，个位是十进制，同时和与非门相连，实现满24时清零。电路图如下图所示：

60进制

分、秒都是60进制（00~59），所以它们的电路都是一样的，采用2片74LS161和与非门实现，分、秒计数器的十位都是 6进制，个位都是10进制，共同构成60进制。当记满59时，再来一个脉冲就清零变为00，接着再重新开始计数。