请问Quartusii软件中的波形仿真可以显示竞争与冒险吗？

为什么RST信号下降沿之后y1和y2的值均没有变化，而是在clk上升沿才有变化？

verilog代码如下

module Blocking(y1,y2,clk,rst);
output y1,y2;
input clk,rst;
reg y1,y2;
always @(posedge clk or posedge rst)
begin
      if(rst)y1=0;
      else       y1=y2;
end

always @(posedge clk or posedge rst)
begin
      if(rst)y2=1;
      else       y2=y1;
end
endmodule

仿真波形如下

回帖（2）

卿小小_9e6

2019-11-15 21:50:08

问：为什么RST信号下降沿之后y1和y2的值均没有变化，而是在clk上升沿才有变化？
答：always后面的敏感时间是clk的上升沿或rst的上升沿。言外之意，当rst下降沿到来且无clk上升沿时，y1/y2的值不会变化，保持静态；在rst=0之后，当clk上升沿到来时，代码执行。

补充：
a.一般在always块里，使用非阻塞赋值“<=”，而不是阻塞赋值“=”。
b.组合逻辑电路容易引入竞争冒险，原因就是输入信号到达的先后顺序不同。时序逻辑电路可以理解是为每组输入信号做一个时钟周期的延时（留出时间裕量），降低竞争冒险的概率。
c.不同的仿真平台对于竞争冒险的优化方式不同。
d.不同的仿真平台对于仿真代码的处理方式不同。