时钟边缘数据丢失该怎么办？

我正在使用virtex 6
请附上图片....
我正在尝试访问xilinx fifo核心。
我生成写使能（Upp_wr_en）和写时钟upp_wr_clk（2Mhz） - 由计数器而不是DCM生成....
我的图像我担心设置保持时间捕获写入1024 .....我已观察到一些时钟这个数据丢失.....对于一些它是好的.....当我生成2Mhz时
100Mhz（DCM输出）它在我生成（92Mhz / 50）时工作从92Mhz（DCM输出）无效
我犯的错是什么......
我生成写使能的逻辑如下
Uppwr_en ---释放复位/确保设备初始化wr_en upp_txrst if（UppTxFull ='0'）然后datatx else datatx结束if;
当“001”=> ----锁存初始数据X“0000”wr_en upp_txrst datatx当“010”=> if（count_2upp> = X“3FFF”）然后---终止状态机进行16k计数wr_en count_2upp datatx elsif
（UppTxFull ='0'）然后-----释放写入wr_en count_2upp datatx else wr_en count_2upp datatx end if;
当“011”=> ----结束状态为GOIO信号复位。
wr_en count_2upp datatx when others => NULL;
结束案例;
结束如果;结束过程;