如何实现全系列40-nmFPGA和ASIC的创新设计？

市场上最近推出的通信设备已经开始向40 甚至100 千兆以太网(GbE) 端口过渡，以更低的成本和功耗，在更紧凑的封装中实现更大的带宽。而且，摩尔定律还在不断推动着半导体行业发展，集成电路上的晶体管数量每两年就会加倍。新一代产品使用45-nm 或者40-nm 工艺来集成更多的功能，提高每一功能的工作性能和逻辑密度，降低功耗，而满足日益增长的带宽需求的关键则是更多、更快的高速串行收发器。
本文介绍高速串行收发器的发展趋势，以及系统规划人员和设计人员所面临的挑战。文章还回顾了某些特殊的市场需求，为满足这些需求，可编程逻辑器件(PLD) 供应商必须提供带有收发器的多种产品组合。这些器件具有丰富的逻辑、特性和I/O 功能，客户利用它们能够开发出满足各种性能、功耗和成本目标的产品。
高速收发器技术的发展趋势提高高速串行收发器的数据速率以及器件中收发器的数量可以实现更大的带宽和更高的数据速率。使用以
下技术可以获得带宽达到100G 的接口：
■ 10 个10.3-Gbps 收发器(CAUI 协议)
■ 20 个6.375-Gbps 收发器(Interlaken 协议)
■ 40 个3.125-Gbps 收发器(XAUI 协议)
■ 100 个1.25-Gbps 收发器(SGMII 协议，注意，这只是用于演示目的，并不实用)
考虑到每个器件所有输入和输出数据通道的两端口需求，如果收发器数据速率不能相应的提高，即使是采用最现代的工艺技术也难以满足收发器的数量要求。
很多系统混合了DSP 模块、控制处理器、ASSP、ASIC 和FPGA。系统规划人员面临的挑战是对系统进行划分，把这些器件连接起来，以满足应用性能和带宽要求。在很多情况下，由于ASSP 和ASIC 技术创新发展较慢，无法实现更快的接口。另一挑战是这些器件所提供的各类协议，规划人员不得不牺牲性能，重新使用原来的接口。这一般通过桥接器件——传统的FPGA，连接原来的协议和新协议。解决这些问题最终会降低系统成本。
带有收发器的数据链路不但支持更高的数据吞吐量，而且功效非常高，进一步提高了系统集成度，成为系统的关键组成部分。串化器/ 解串器(SERDES) 收发器是替代原有并行技术所必须采用的技术。通过使用收
发器技术，设计人员能够解决当今高速数据链路设计中的关键问题：
■ 信号完整性：相对于并行接口，串行接口的延时和偏移都比较低。在串行协议应用，以及驱动背板方面，要求收发器具有优异的信号完整性，较低的抖动和误码率(BER)。
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■ 复杂的电路板：使用串行接口可以减小电路板面积，减少所使用的电路板元件数量以及电路板层数。例如， PCI Express (PCIe) 接口将引脚和电路板面积减少了50%，而带宽提高了一倍。
■ 功耗和散热：串行接口的功耗要低于并行接口。例如，Stratix IV GT FPGA 的10G 接口在10.3 Gbps 时的功耗为190 mW， Altera 40-nm 收发器上的收发器 PMA 功率。表1 详细列出了40-nm 工艺节点各种数据速率下的功耗。
总之，系统规划人员面临三种主要挑战：
■ 在提高带宽和数据速率时，需要更多、更快的收发器。
■ 既有原来的高速协议，又有各种不断发展的新标准。
■ 符合背板和协议要求需要有优异的信号完整性。
收发器接口是系统规划人员首先要考虑的关键因素，而器件选择取决于所能够提供的功能、性能、功耗和成本目标。最终，一定的市场需求决定了收发器系列产品最合适的功能。
市场需求
图1 显示了使用以太网协议的几个例子，目前的通信基础设施中使用了收发器。网络中的每一部分都使用
了串行收发器技术，但是有不同的带宽要求。越靠近用户侧，成本和功耗就越敏感，同时，带宽也在降低，
收发器速率和数量也在减少。此外，随着实际应用中处理需求的变化，器件密度和特性的关系也在不断变
化。


图1. 通信基础设施中的收发器
表1. PMA 收发器功耗/ 通道对比

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固网接入、传输和网络设备
以太网已经发展成为当今应用最广泛的物理层和链路层协议。而作为IEEE 标准802.3ae 于2002 年发布的10GbE 是目前最快的标准， IEEE正在制定40GbE和100GbE 以太网标准。网络已经向数据包传输和全以太网设备过渡，应用范围包括数据包处理和流量管理功能为主的桥接和全数据通道处理等(1)。根据网络中靠近用户的程度以及位置，带宽从10 Gbps 至20 Gbps 发展到 40 Gbps 至80 Gbps，甚至是100 Gbps。并不存在能够满足所有需求的解决方案，因此，设备必须能够支持不同的密度、特性、性能、功耗和成本目标。
关键需求推动了技术创新，包括对集成10G 收发器、高密度和高性能的需求，以及对以太网、GPON、CEI-6/Interlaken 和SONET/SDH 等协议标准的支持。
无线设备
过去，无线标准( 空中接口) 在发展过程中采用了不同的技术和物理通道，但是，对于3.9G/4G，更大的载波带宽(20 MHz) 使得所有主要空中新接口使用OFDMA 技术。虽然正交频分复用多址接入/ 多输入多输出(OFMDA-MIMO) 方法有可能在不久的将来实现技术融合，但目前的标准仍在不断发展，继续得以实施。
主要的无线需求包括在同一系统中对多种标准的支持，新一代体系结构中较强的信号处理能力，减少系统总延时等，所有这些需求都要求进一步提高集成度。而且，无线解决方案必须能够灵活的延伸到名为毫微微基站( 以及微微基站、微基站和宏基站等) 的家庭基站中。这些市场和技术要求推动了高度集成方案的发展，最终成为芯片系统(SoC)。而且，这些收发器PLD 所具有的优点和其他解决方案具有可比性，甚至优于其他方案：
■ 在用户数量或者每单元吞吐量上的成本和性能
■ 每Mbps 和每mm2 功耗和面积
■ 不同空中接口和协议的芯片间、卡对卡以及机箱之间接口高速收发器的灵活性和可更新能力
此外，很难有能够满足所有需求的通用解决方案。推动技术创新的关键需求包括更高的集成度，更低的成本，更好的性能，集成了DSP 功能的信号处理能力，以及支持CPRI/OBSAI 和Serial RapidIO® 等专用协议。
军事、广播、计算机和存储、测试和医疗，以及其他市场领域
其他市场领域对收发器的需求各有不同，需要综合考虑密度、性能、特性和功耗要求。PCIe Gen1 和Gen2以及以太网等标准协议得到了广泛应用。某些市场对协议有特殊的要求，例如，广播应用的SDI，以及计算机和存储的SATA/SAS、HyperTransport™ 和QPI 等。由于很多应用只需要采用支持专用协议的收发器，因此， 10G 收发器在宽带连接上迅速得到了应用，成为很多产品的主要技术推动力量。

关键技术
带有收发器的FPGA 和ASIC 系列产品采用的技术包括工艺技术、支持可编程功耗技术的功耗和性能优化措施、逻辑架构、I/O、PLL、外部存储器接口、高速串行收发器、时钟数据恢复和时钟产生、预加重和均衡，以及在PCIe 等协议上应用硬核知识产权(IP) 等。

工艺技术和40-nm 的优势和以前的65-nm 节点以及最近的45-nm 节点相比， 40-nm 工艺有很大的优势。最显著的一点是更高的集成度，半导体生产商可以在更小的管芯中集成更多的功能，生产出密度更高的器件。
40-nm 工艺还进一步提高了性能。40 nm 最小的晶体管逻辑门长度比65 nm 逻辑门长度短38.5%，比45-nm 工艺的逻辑门长度短11%。40 nm 的阻抗进一步降低，从而提高了驱动能力，实现了性能更好的晶体管。应变硅技术使电子和空穴的移动能力提高了30%，晶体管性能提高了近40%。
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4虽然密度和性能的提高非常显著，但是，当今系统开发人员在设计中需要着重考虑的是功耗问题。40-nm节点在功耗上也有一定的优势，更小的工艺尺寸减小了导致动态功耗的杂散电容。特别是，台积电(TSMC)的40-nm 工艺技术要比其45-nm 工艺技术的有功功耗低15%。(2)
但是，工艺尺寸的降低却增大了待机功耗。Altera 使用多种方法来降低静态功耗，包括多阈值晶体管、长度不同的晶体管沟道、三重氧化等，并且在对性能要求不高的PLD 上综合考虑性能和功耗，例如配置逻辑等。
可编程功耗技术和性能
除了常用的电路设计方法， Altera 还引入了65-nm Stratix® III FPGA 的可编程功耗技术(3) 来降低静态功耗。可编程功耗技术使静态功耗降低了70%，在设计中以最低的功耗实现最好的性能。这一创新技术利用了这一事实——在典型设计中，全部逻辑中只有很少一部分用在关键时序通道上。基准测试表明，时序余度很小的高性能逻辑和时序余度较大的慢速逻辑比平均为30:70。
在任何设计中， Altera 的Quartus® II 开发软件自动确定设计中每一通道的松弛余度。这样，通过调整晶体管的反向偏置电压，将每一逻辑模块、存储器和DSP 模块的晶体管自动设置为合适的模式——高性能或者低功耗：
■ 在低功耗模式中， Quartus II 软件减小反向偏置电压，使晶体管很难接通。这样，减小了时序不重要电路中的亚阈值泄漏电流，以及无用的静态功耗( 图2 中的蓝色部分)。
■ 在高性能模式中， Quartus II 软件增大反向偏置电压，时序关键通路上的晶体管更容易接通，以满足设计中规定的时序约束要求，实现最佳性能( 图2 中的黄色部分)。
图2. Quartus II 软件降低了功耗，提高了性能


逻辑架构和通用I/O
Altera 的40-nm 器件架构使用了包括自适应逻辑模块(ALM)、TriMatrix 片内存储器模块和DSP模块的通用内核逻辑体系结构。ALM 含有一个可配置8 输入分段式查找表(LUT)、两个嵌入式加法器和两个寄存器，并采用了MultiTrack 互联结构进行布线，以支持高速逻辑、算法和寄存器功能，器件利用率非常高。
TriMatrix 片内存储器提供三种不同的存储器模块容量，大大提高了效率和灵活性，如图3 所示。
Power
High speed
Low power
Threshold voltage
Source
Substrate
Drain
Channel
Gnd
Gate
High Speed Logic Low Power Logic
High-speed logic Low-power logic
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图3. TriMatrix 存储器结构


图4 中的DSP 模块是高性能芯片体系结构，其强大的可编程能力可以在多种应用中实现最佳处理功能。每一模块含有8 个18x18 乘法器，以及寄存器、加法器、减法器、累加器和求和单元，这些都是典型DSP 算法中常用的功能。DSP 模块支持可变位宽和各种取整饱和模式，有效地满足了应用需求。


图4. DSP 模块体系结构
通用PLLAltera 的通用锁相环(PLL) 包括闭环频率控制系统，该系统基于输入时钟信号和受控振荡器反馈时钟信号之间的相位差。图5 显示了PLL 中主要组件的简要结构。
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图5. PLL 结构图


这些PLL 的模拟特性使其具有非常低的抖动，能够实现可靠的时钟方案。很多可配置时钟输出能够非常灵活的实现系统时钟，为存储器接口和I/O 接口输出时钟。
最佳通用I/O 和外部存储器接口
如图6 所示， I/O 结构的关键构建模块包括：
■ 单端I/O 支持，提供可编程摆率和驱动能力，可变延迟链补偿电路板走线，以及串行和并行动态片内匹
配(OCT)。
■ 支持差分片内匹配的高性能LVDS 传输和接收差分信号
■ 为多通道LVDS 接口提供的硬核动态相位对齐(DPA) 模块，避免了时钟至通道和通道至通道偏移，以及
时钟转发功能，实现软核时钟数据恢复(CDR)。


图6. DPA 结构图
Altera 的I/O 引脚支持已有以及新兴的外部存储器标准，例如，DDR、DDR2、DDR3、QDRII、QDRII+ 和RLDRAMII 等。它们包括自校准数据通路，对自己不断进行动态调整，在工艺、电压和温度变化时，提供最可靠的工作频率。其他电路包括对齐和同步、通道去偏移、读/ 写调平，以及时钟域交叉功能等。

高速串行收发器
Altera的高速收发器模块在物理介质附加(PMA)和物理编码子层(PCS)使用通用体系结构(图7所示)。 根据设计人员的不同要求，可以旁路PCS 中的模块。
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图7. PMA 和PCS 结构图


PMA 功能可以用在模拟电路中，包括：
■ CDR
■ SERDES
■ 可编程预加重和均衡
■ I/O 缓冲，支持动态可控设置( 输出差分电压和差分OCT)。
PCS 提供数字功能以适应背板、芯片至芯片和芯片至模块应用的多种关键协议。这些数字模块为增强对协议的支持而进行了优化，减少了实现物理层协议所需要的器件资源，同时降低了功耗。与特定的IP 和参考设计相结合，这些模块能够提供完整的协议解决方案，缩短了设计周期，降低了风险。PCS 功能的例子包括8b/10b 编码器/ 解码器、相位补偿FIFO 缓冲、字对齐器和速率匹配器，在收发器模块中提供对协议的支持。
此外，还提供专用状态机，支持PCIe、GbE 和XAUI 协议。
时钟数据恢复
如图8 所示， Altera 的高速CDR 电路使用混合体系结构，支持两种工作模式，进一步发展了传统的数据驱动体系结构。可以自动或者手动设置这两种模式——锁定至数据和锁定至参考。采用参考时钟作为输入，将CDR 单元中的模拟PLL 锁定到需要的频率上。然后，电路从参考时钟输入切换到数据信号， CDR 和数据信号实现相位锁定，从而恢复数据中的时钟。这种体系结构的关键优势在于缩短了锁定时间，降低了功耗，能够承受较大的抖动。结果， Altera 的收发器在驱动背板时，具有最低的抖动和最好的BER 性能，BER 达到10E–12 以上，而且协议兼容性非常好。

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图8. CDR 体系结构


时钟产生和PLL 技术
时钟产生是高速收发器的一项重要功能。时钟抖动会影响发射器和接收器的性能，从而影响高速链路的BER 性能。PLL 的关键组成是振荡器，它是抖动的主要来源。理想情况下，高速压控振荡器(VCO) 提供较宽的调谐范围，较高的频率(GHz)，较低的噪声和功耗，体积很小，集成度较高。
Altera 的高速收发器支持两类振荡器，环行振荡器(RO) 和LC谐振振荡器(LC谐振腔)。RO的集成度较高，功耗也比较低，管芯面积较小，在较宽的调谐范围内都具有优异的抖动性能，每一接收通道都有独立的RO，工作范围在600 Mbps 至10.3 Gbps。然而，随着频率的提高，相位噪声和抖动性能出现劣化，当高频时需要优异的相位噪声和抖动性能时， LC 谐振振荡器则显示出很大的优势。LC 谐振振荡器的缺点是其电感和可变电容( 变容)，这些都是体积较大的元件。
■ 发送通道RO
● 在较宽的频率范围内具有优异的抖动性能
● 600 Mbps 至10.3 Gbps 的数据工作范围
■ 发送通道LC 谐振振荡器
● 技术实现了较好的抖动性能，较窄的工作范围。
● 4.9–6.375 Gbps LC 谐振振荡器，适用于PCIe/CEI-6。
● 9.9–11.3 Gbps LC 谐振振荡器 ，适用于XLAUI/CAUI/CEI-11G。
预加重和均衡
所有传输介质普遍存在的一个问题是由频率引起的损耗，特别是趋肤效应和电介质损耗导致的印刷电路板(PCB) 设计损耗。这种损耗导致高频分量的衰减更大，从而降低了远端信号的接收能力，缩短了驱动长度，增大了BER。预加重和均衡用在Altera 的高速收发器中，以克服传输损耗，驱动带有两个连接器的40"
FR-4 背板。
在数据信号发送至通道之前，高速收发器的发射器采用预加重技术放大数据信号的高频分量。由于所生成数据信号的前面和后续数据位在发射器中是确定的，因此，预加重方法应用在相对于主脉冲的不同数据位上。Altera 的预加重方案使用预抽头，其后是主脉冲和两个后抽头。
在接收器开始进行均衡，当数据进入接收器时，均衡起到了高通滤波器的功能，成功地重建信号。Altera的高速收发器支持各种均衡方案(4)：
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■ 连续时间线性均衡(CTLE)
■ 自适应散射补偿引擎(ADCE)(5)
■ 判定反馈均衡(DFE)
由于不同的数据速率和背板特性，因此，很难从数千种设置中选择最佳均衡设置。使用收发器HSPICE 模型和背板S 参数特性进行仿真可以简化这一过程。但是，某些应用在工作中需要插拔系统卡，当条件变化时，不得不迅速更新均衡设置。利用即插即用信号完整性功能， Altera 引入了ADCE，热插拔收发器支持在40" FR-4 背板上2.5 Gbps 至6.5 Gbps 的数据传输。
面向PCI Express 的硬核IP
PCIe 的广泛应用推动了集成PCIe 功能的发展，在实际中它作为预验证和符合标准的硬核IP 模块来实现。
PCIe 的重要优势是能够大大节省资源( 最大40K LE)，降低功耗，其编译时间更短，从而缩短了设计周期。
如图9 所示，硬核IP 模块嵌入在PCIe 协议栈的所有层中，包括收发器模块、物理层、数据链路层和协议层。PCIe 硬核IP 模块符合以下PCI-SIG 规范：
■ PCIe 基本规范， Rev 1.1 (2.5 Gbps)
■ PCIe 基本规范， Rev 2.0 (2.5 和5.0 Gbps)


图9. PCIe 硬核IP 结构
注释：
(1) LMI：本地管理接口
(2) DPRIO：动态部分可重新配置输入/ 输出
Altera 的收发器系列器件
新器件的发展符合摩尔定律——密度每两年加倍，开发新器件需要不同的方法，由于开发成本随之增加，应尽量采用相关的技术。在开发全系列收发器FPGA 和ASIC 时， Altera 采用了以下方法：
■ 重新使用已有工艺所采用的技术
■ 通过技术进步，发挥每一新工艺节点的优势来逐步改进。
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■ 使用通用体系结构，综合考虑不同的性能、功耗和成本要求，优化构建模块。
■ 进行革命性的创新，以满足重新使用已有技术所不能解决的需求。
系列产品组成
基于TSMC 的40-nm 工艺， Altera 采用了相同的成熟收发器体系结构来开发每一带有收发器的FPGA 和ASIC，这种结构非常适合宽带串行接口应用。在每个器件中，集成收发器模块针对目标应用进行了优化。
Arria II GX FPGA
Arria® II GX FPGA 满足了对成本和功耗敏感的应用，在低密度和中密度范围内提供丰富的特性。最大收发器数据速率是3.75 Gbps，满足了GPON、IP DSLAM、远程射频前端、广播和桥接等中等性能应用领域对高速协议和宽带的需求。收发器和I/O 经过优化，综合考虑特性和性能，具有较高的性价比。虽然Arria IIGX FPGA 的固定功耗模式不具有可编程功耗技术的灵活性，但是，它大大降低了静态功耗。Arria II GXFPGA 采用可编程预加重和均衡技术，适合背板应用，并且具有优异的信号完整性。由于只有速率较高的背板应用才需要ADCE 和DFE 等功能，为降低成本和功耗，该器件不支持这类功能。
Stratix IV GX FPGA
Stratix IV GX FPGA 提供最大的密度，最好的性能以及最低的功耗，收发器速率高达8.5 Gbps， 48 个收发器提高了带宽，其丰富的功能可支持背板应用和高速协议。关键应用包括对性能要求较高的无线基站、40G/100G 应用、高端路由器和桥接应用。其优异的信号完整性保证了与PCIe Gen2 和CEI-6 等严格协议的兼容性。可编程功耗技术提高了设计中关键时序通路的性能，同时优化了性能较低部分的功耗。

HardCopy IV GX ASIC
HardCopy® IV GX ASIC 满足了对成本和功耗敏感的大批量应用需求。其性能与用作原型开发器件的StratixIV GX FPGA 相当。这种独特的设计方法基于采用了Quartus II 开发软件的统一工具包， 实现了风险最低的ASIC，并且集成了6.5-Gbps 收发器。
Stratix IV GT FPGA
Stratix IV GX FPGA 满足了40G/100G 应用需求，是需要10G 收发器功能的最佳解决方案。Stratix IV GTFPGA 具有Stratix IV GX FPGA 的密度、特性和性能优势，同时集成了11.3-Gbps 收发器。这样，可以实现MAC/ 成帧器、数据包处理和流量管理功能的最佳系统集成，并且具有可编程架构的产品及时面市优势。需要很大带宽的桥接应用也能够受益于这些器件。Stratix IV GT 器件可以直接连接至光模块，从而总体上实现了最低的系统成本和系统功能，大大降低了电路板复杂度。
通用IP 系列产品和开发环境
所有Altera 定制逻辑器件都具有效能优势，包括统一全面的设计软件，一组通用IP 内核，并提供各种参考设计和设计实例。
系列产品规范
本节对比收发器系列产品的关键标准技术规范，表2 突出介绍了通用体系结构组成。所有器件均支持全部
专用组成功能。
表2. Altera 器件的体系结构组成
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注释：
(1) 每LE 的ASIC 逻辑门数量以12 个进行计算；每个18x18 乘法器5000 个逻辑门。
(2) 采用HCell 进行构建。
(3) 全双工对，包括接收和发送。
表3 在功耗和性能上对比了系列器件。


注释：
(1) 低功耗(LP)/ 高性能(HP)
(2) 支持-2 内核和-3 I/O 速率等级。支持PCIe Gen1 和Gen2 x8。
(3) 未定的特性
M144K 0 16–64 16–64 22–64
M9K 87–950 462–1,280 462–1,280 936–1,280
MLAB 存储器0.2M–3.2M 0.8M–6.5M 0–1.625M (2) 2.8M–6.4M
DSP 模块56–736 384–1288 0–1,288 (2) 832–1,288
模拟PLL 4–6 3–12 2–8 8–12
I/O 150–610 368–904 368–736 636–754
真LVDS (3) 32–144 28–98 28–88 44
仿真LVDS TBD 128–256 128–256 192–256
收发器4–16 8–48 8–36 36–48
抗SEU 是是是是
设计安全性是是硬线连接是
表3. Altera 器件功耗和性能
功耗和性能Arria II GX Stratix IV GX HardCopy IV GX Stratix IV GT
可编程功耗技术(1) 仅LP LP/HP 不需要LP/HP
性能
速率等级-4, -5, -6 -2/-2x (2), -3, -4 N/A -1, -2, -3
时钟500 MHz 600 MHz 600 MHz 600 MHz
DSP 350 MHz 550 MHz 495 MHz 550 MHz
内部存储器390 MHz 550 MHz 500 MHz 550 MHz
LVDS
I/O 1 Gbps 1.6 Gbps 1.25 Gbps 1.6 Gbps
DPA 是是是是
存储器
DDR 200 MHz 200 MHz 200 MHz 200 MHz
DDR2 300 MHz 400 MHz 400 MHz 400 MHz
DDR3 300 MHz 533 MHz 533 MHz (3) 533 MHz
QDRII 250 MHz 350 MHz 350 MHz 350 MHz
QDRII+ TBD 350 MHz 350 MHz 350 MHz
RLDRAMII TBD 400 MHz 400 MHz 400 MHz
表2. Altera 器件的体系结构组成
组成Arria II GX Stratix IV GX HardCopy IV GX Stratix IV GT
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表4 主要介绍了高速收发器特性和性能。


注释：
(1) 初步数据，有可能会改变。
(2) 0°C - 100°C
表5 列出了每一产品系列支持的协议和数据速率。


表4. Altera 的高速收发器特性和性能
特性Arria II GX Stratix IV GX HardCopy IV GX Stratix IV GT (1)
3G 收发器4–16 8–48 8–36 36–48
6G 收发器N/A 8–48 8–36 36–48
8.5G 收发器N/A 0–32 N/A 24–32
10G 收发器N/A N/A N/A 12–24
收发器总数4–16 8–48 8–36 36–48
最大数据速率(Gbps)
商用3.75 8.5 6.5+ 11.3
工业3.125 6.5 6.5 11.3 (2)
面向PCIe 的硬核IP 1 1–4 2 1 (1)
Gen Gen1 Gen1 和Gen2 Gen1 和Gen2 Gen1 和Gen2
通道宽度x1, x2, x4, x8 x1, x2, x4, x8 x1, x2, x4, x8 x1, x2, x4 (1)
均衡是是是是
预加重是是是是
ADCE N/A 是是是(1)
DFE N/A 是是是(1)
背板是是是是
最大数据速率3.75 Gbps 6.5 Gbps 6.5 Gbps 6.5 Gbps
表5. Altera 的高速协议和数据速率( 每通道Gbps)
协议Arria II GX Stratix IV GX HardCopy IV GX Stratix IV GT
3G SDI 2.97 2.97 2.97 2.97
SDI SD/HD 0.27/1.485 0.27/1.485 0.27/1.485 -
ASI 0.27 0.27 0.27 -
基本( 专用) 0.6-3.75 0.6-8.5 0.6–6.5 2.488–11.3(1)
CEI-6G/SR/LR - 4.976–6.375 4.976–6.375 4.976–6.375
CPRI 0.6144, 1.2288, 2.4576,
3.072
0.6144, 1.2288, 2.4576,
3.072
0.6144, 1.2288, 2.4576,
3.072
3.072
10G 以太网(XAUI) 3.125 3.125 3.125 3.125
10G 以太网(XFI, SFI) - - - 10.3125
40G,100G 以太网- - - 10.3125
GbE 1.25 1.25 1.25 1.25( 基于LVDS)
光纤通道- 1.0625, 2.125, 4.25, 8.5 1.0625, 2.125, 4.25 4.25, 8.5, 10.51875(2)
GPON 1.244 上行链路，
2.488 下行链路
1.244 上行链路，
2.488 下行链路
1.244 上行链路，
2.488 下行链路
2.488 下行链路
G.709 OTU-2 - - - 10.7
支持FEC 的OTN 10GbE - - - 11.1,11.3
HiGig+ 3.75 3.75 3.75 3.75
HyperTransport 3.0 - 0.4, 2.4, 2.8, 3.2 0.4, 2.4, 2.8, 3.2 2.8, 3.2
Altera 公司 采用带有收发器的全系列40-nm FPGA 和ASIC 实现创新设计
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注释：
(1) 10G 基本( 专用)
(2) 10G 光纤通道
(3) 包括SFI-4.2 和SFI-5.1
(4) 10G SONET/SDH OC-192/STM-64

结论
提高带宽和数据速率需要更多、更快的收发器。各种标准、优异的背板信号完整性和协议要求推动了数字器件的收发器创新发展。为满足不同市场和应用的各类需求，数字器件必须在密度和特性上达到最佳组合，同时满足性能、功耗和成本目标。Altera 的40-nm 收发器FPGA 和ASIC 技术创新以及重新使用已有技术满足了这些需求，提供了最全面的收发器定制逻辑系列产品。
采用了相同的成熟收发器体系结构来开发Altera 所有的40-nm 收发器FPGA 和ASIC，这种体系结构适合宽带串行接口应用。在每一器件中，针对目标应用优化了集成收发器模块。Arria II GX FPGA 是低功耗、高性价比FPGA 系列，大大简化了3.75-Gbps 收发器解决方案的实现。Stratix IV GX FPGA 是高性能器件，具有530K LE 和高级收发器，提供较大的存储器带宽。Stratix IV GT FPGA 是唯一集成了11.3-Gbps 收发器的FPGA，适合40G 和100G 应用。HardCopy IV GX ASIC 是封装和引脚与Stratix IV GX FPGA 相匹配的ASIC，有助于降低带有嵌入式收发器ASIC 设计的风险和总成本。此外，所有Altera 的定制逻辑器件都具有效能优势，包括统一全面的设计软件，一组通用知识产权(IP) 内核，并提供各种参考设计和设计实例。

表5. Altera 的高速协议和数据速率( 每通道Gbps)


协议Arria II GX Stratix IV GX HardCopy IV GX Stratix IV GT
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