你好，
我只想尝试一下coregen和schema
tics项目。
我已经生成了MCS / Blaze处理器内核并将其包含在子
电路原理图中。
不幸的是，它在核心小写的自动生成的原理图符号上创建了端口，但HDL文件中的端口是大写的。
当Isynthesize XSTI得到“错误：HDLCompiler：267 - ”C： Users dominic Documents Xilinx led_chase_blaze led_chase_blaze main.vf“第34行：在此模块上找不到端口clk”
对于每个核心的引脚/端口。
如果我在生成顶级原理图后手动编辑生成的.vf文件以使用正确的案例，那么它就合成了...
有没有选择解决这个问题，我错过了？
谢谢
多米尼克
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