请问我在模拟中遇到错误该输入在哪里？

请发布代码，
------您是否尝试在Google中输入问题？
如果没有，你应该在发布之前。太多结果？
尝试添加网站：www.xilinx.com

这是代码。
它是一个基本的半加法器。
还可以找到列出的错误。
模块halfadder（a，b，sum，c_out）;
输入a;
输入b;
输出总和;
输出c_out;
reg a; reg b; wire sum，c_out; assign sum = a ^ b; assign c_out = a * b;
endmodule。
错误是：
错误：HDLCompiler：661：非网络端口a不能是模式输入ERROR：HDLCompiler：661：非网络端口b不能是模式输入ERROR：HDLCompiler：598：模块由于先前的错误而被忽略。

尝试评论reg a，b;
声明。
在Verilog中，根据定义，所有模块输入端口都是类型线，并且不能作为reg进行转换。
- 鲍勃埃尔金德
签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。
阅读手册或用户指南。
你读过手册了吗？
你能找到手册吗？2。
搜索论坛（并搜索网页）以寻找类似的主题。
不要在多个论坛上发布相同的问题。
不要在别人的主题上发布新主题或问题，开始新的主题！5。
学生：复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。
提供有用的详细信息（请与网页，数据表链接）.7。
您的代码中的评论不需要支付额外费用。
我没有支付论坛帖子的费用。
如果我写一篇好文章，那么我一无所获。