二.硬件可实现原则
FPGA设计通常会使用HDL语言，比如Verilog HDL或者VHDL。当采用HDL语言来描述一个硬件电路功能的时候，一定要确保代码描述的电路是硬件可实现的。
Verilog HDL语言的语法与C语言很相似，但是它们之间有着本质的区别。C语言是基于过程的高级语言，编译后可以在CPU上运行。而Verilog HDL语言描述的本身就是硬件结构，编译后是硬件电路。因此，有些语句在C语言的环境中应用是没有问题的，但是在HDL语言环境下就会导致结果不正确或者不理想。如：
for（i=0;i<16;i++）
DoSomething（）;
在C语言中运行没有任何问题，但是在Verilog HDL的环境下编译就会导致综合后的资源严重浪费。
三.同步设计原则
同步电路和异步电路是FPGA设计的两种基本电路结构形式。
异步电路的最大缺点是会产生毛刺。同步设计的核心电路是由各种触发器构成的。这类电路的任何输出都是在某个时钟的边沿驱动触发器产生的。所以，同步设计可以很好地避免毛刺的产生。
二.硬件可实现原则
FPGA设计通常会使用HDL语言，比如Verilog HDL或者VHDL。当采用HDL语言来描述一个硬件电路功能的时候，一定要确保代码描述的电路是硬件可实现的。
Verilog HDL语言的语法与C语言很相似，但是它们之间有着本质的区别。C语言是基于过程的高级语言，编译后可以在CPU上运行。而Verilog HDL语言描述的本身就是硬件结构，编译后是硬件电路。因此，有些语句在C语言的环境中应用是没有问题的，但是在HDL语言环境下就会导致结果不正确或者不理想。如：
for（i=0;i<16;i++）
DoSomething（）;
在C语言中运行没有任何问题，但是在Verilog HDL的环境下编译就会导致综合后的资源严重浪费。
三.同步设计原则
同步电路和异步电路是FPGA设计的两种基本电路结构形式。
异步电路的最大缺点是会产生毛刺。同步设计的核心电路是由各种触发器构成的。这类电路的任何输出都是在某个时钟的边沿驱动触发器产生的。所以，同步设计可以很好地避免毛刺的产生。
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