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FPGA中for循环的理解与运用

For循环是任何HDL语言中最让人容易误解的代码之一。For循环可以以可综合与不可综合两种版本实现。不过C语言中的For循环与HDL众的For循环不太一样，要想熟练运用的话就得先理解它。


将软件编程风格的For循环代码改成HDL代码


For循环是新手硬件开发人员常常困扰的领域。您可能已经在C里运行了无数次，因此您认为它们在Verilog和VHDL中是相同的。此处要明确指明：For循环在硬件语言与软件语言中是不同的。


在可综合代码中For循环可以用来拓展复制逻辑。在你完全理解复制逻辑是如何运作之前，千万不要轻易使用for循环。以下是软件语言对HDL语言的转换。
  1. // 软件语言例程:
  2. For (int i=0; i<10; i++)
  3.    data[i] = data[i] + 1;
VHDL的等效代码
  1. P_INCREMENT : process (clock)
  2. begin
  3.   if rising_edge(clock) then
  4.     if index < 10 then
  5.       data(index) <= data(index) + 1;
  6.       index       <= index + 1;
  7.     end if;
  8.   end if;
  9. end process P_INCREMENT;
还有Verilog的版本
  1. always @(posedge clock)
  2.   begin
  3.     if (index < 10)
  4.       begin
  5.         data[index] <= data[index] + 1;
  6.         index       <= index + 1;
  7.       end
  8.   end

在可综合代码中使用For循环

For循环可以用于综合。For循环在可综合语句中的用途主要是扩展复制逻辑。以下是两个语言的代码与仿真。

VHDL
  1. library ieee;
  2. use ieee.std_logic_1164.all;
  3. use ieee.numeric_std.all;

  5. entity Example_For_Loop is
  6.   port (
  7.     i_Clock : std_logic
  8.     );
  9. end Example_For_Loop;

  11. architecture behave of Example_For_Loop is

  13.   signal r_Shift_With_For : std_logic_vector(3 downto 0) := X"1";
  14.   signal r_Shift_Regular  : std_logic_vector(3 downto 0) := X"1";
  15.    
  16. begin

  18.   p_Shift_With_For : process (i_Clock)
  19.   begin
  20.     if rising_edge(i_Clock) then
  21.       for ii in 0 to 2 loop
  22.         r_Shift_With_For(ii+1) <= r_Shift_With_For(ii);
  23.       end loop;  -- ii
  24.     end if;
  25.   end process;

  27.   p_Shift_Without_For : process (i_Clock)
  28.   begin
  29.     if rising_edge(i_Clock) then
  30.       r_Shift_Regular(1) <= r_Shift_Regular(0);
  31.       r_Shift_Regular(2) <= r_Shift_Regular(1);
  32.       r_Shift_Regular(3) <= r_Shift_Regular(2);
  33.     end if;
  34.   end process;
  35.    
  36.    
  37. end behave;
Verilog
  1. module for_loop_synthesis (i_Clock);     
  2.   input i_Clock;
  3.   integer ii=0;
  4.   reg [3:0] r_Shift_With_For = 4'h1;
  5.   reg [3:0] r_Shift_Regular  = 4'h1;

  7.   always @(posedge i_Clock)
  8.     begin
  9.       for(ii=0; ii<3; ii=ii+1)
  10.         r_Shift_With_For[ii+1] <= r_Shift_With_For[ii];
  11.     end

  13.   always @(posedge i_Clock)
  14.     begin
  15.       r_Shift_Regular[1] <= r_Shift_Regular[0];
  16.       r_Shift_Regular[2] <= r_Shift_Regular[1];
  17.       r_Shift_Regular[3] <= r_Shift_Regular[2];
  18.     end   
  19. endmodule   


  22. module for_loop_synthesis_tb ();    // Testbench
  23.   reg r_Clock = 1'b0;
  24.   for_loop_synthesis UUT (.i_Clock(r_Clock));
  25.   always
  26.     #10 r_Clock = !r_Clock;
  27. endmodule
仿真结果
1.png

回帖（1）

徐思龙

2019-8-7 08:14:56
不错，很好的经验分享，辛苦麻烦了，欠缺这方面的资料，非常感谢
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