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李猛

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如何在FPGA中实现半加器（Veilog和VHDL）

本帖最后由 Nancyfans 于 2019-8-12 16:20 编辑

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1.png
VHDL代码
  1. library ieee;
  2. use ieee.std_logic_1164.all;
  3. use ieee.numeric_std.all;

  5. entity half_adder is
  6.   port (
  7.     i_bit1  : in std_logic;
  8.     i_bit2  : in std_logic;
  9.     --
  10.     o_sum   : out std_logic;
  11.     o_carry : out std_logic
  12.     );
  13. end half_adder;

  15. architecture rtl of half_adder is
  16. begin
  17.   o_sum   <= i_bit1 xor i_bit2;
  18.   o_carry <= i_bit1 and i_bit2;
  19. end rtl;
VHDL testbench代码
  1. library ieee;
  2. use ieee.std_logic_1164.all;
  3. use ieee.numeric_std.all;

  5. entity half_adder_tb is
  6. end half_adder_tb;

  8. architecture behave of half_adder_tb is
  9.   signal r_BIT1  : std_logic := '0';
  10.   signal r_BIT2  : std_logic := '0';
  11.   signal w_SUM   : std_logic;
  12.   signal w_CARRY : std_logic;
  13. begin
  14.    
  15.   UUT : entity work.half_adder  -- uses default binding
  16.     port map (
  17.       i_bit1  => r_BIT1,
  18.       i_bit2  => r_BIT2,
  19.       o_sum   => w_SUM,
  20.       o_carry => w_CARRY
  21.       );

  23.   process is
  24.   begin
  25.     r_BIT1 <= '0';
  26.     r_BIT2 <= '0';
  27.     wait for 10 ns;
  28.     r_BIT1 <= '0';
  29.     r_BIT2 <= '1';
  30.     wait for 10 ns;
  31.     r_BIT1 <= '1';
  32.     r_BIT2 <= '0';
  33.     wait for 10 ns;
  34.     r_BIT1 <= '1';
  35.     r_BIT2 <= '1';
  36.     wait for 10 ns;
  37.   end process;
  38. end behave;
Verilog代码
  1. module half_adder
  2.   (
  3.    i_bit1,
  4.    i_bit2,
  5.    o_sum,
  6.    o_carry
  7.    );

  9.   input  i_bit1;
  10.   input  i_bit2;
  11.   output o_sum;
  12.   output o_carry;

  14.   assign o_sum   = i_bit1 ^ i_bit2;  // bitwise xor
  15.   assign o_carry = i_bit1 & i_bit2;  // bitwise and

  17. endmodule // half_adder
Verilog Testbench代码
  1. module half_adder_tb;

  3.   reg r_BIT1 = 0;
  4.   reg r_BIT2 = 0;
  5.   wire w_SUM;
  6.   wire w_CARRY;
  7.    
  8.   half_adder half_adder_inst
  9.     (
  10.      .i_bit1(r_BIT1),
  11.      .i_bit2(r_BIT2),
  12.      .o_sum(w_SUM),
  13.      .o_carry(w_CARRY)
  14.      );

  16.   initial
  17.     begin
  18.       r_BIT1 = 1'b0;
  19.       r_BIT2 = 1'b0;
  20.       #10;
  21.       r_BIT1 = 1'b0;
  22.       r_BIT2 = 1'b1;
  23.       #10;
  24.       r_BIT1 = 1'b1;
  25.       r_BIT2 = 1'b0;
  26.       #10;
  27.       r_BIT1 = 1'b1;
  28.       r_BIT2 = 1'b1;
  29.       #10;
  30.     end

  32. endmodule // half_adder_tb
modelsim仿真结果
2.png

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