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冯琳

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基于DSP+FPGA的视频处理模块的设计与实现

　　当前车载电子系统的综合化程度随着计算机和电子技术的发展不断提高，对视频处理的综合化要求也不断提高，如何对多种外视频源进行处理与对输出通路进行控制，是车载视频处理中面临的越来越突出的问题。本文讨论的重点是以DSP+FPGA为核心的视频处理模块的设计与实现，可以完成多路视频的切换选择输出控制和视频缩放显示的功能，同时具备通信控制等功能。

回帖（5）

李娜

2019-6-20 08:39:26
1 视频处理模块系统结构
　　视频处理模块的系统结构如图1所示，主要包括以下功能电路：
　　（1）DSP电路；
　　（2）存储器电路，包括DDRII及FLASH；
　　（3）FPGA功能电路；
　　（4）1路高清HDMI接收电路；
　　（5）l路标清HDMI发送电路；
　　（6）4路PAL-D接收电路；
　　（7）11路PAL-D发送电路；
　　（8）CAN通信接口电路，采用单片机内部集成的CAN通讯控制器实现；
　　（9）电源转换电路；
　　（10）时钟电路；
　　（11）复位及监控电路。
　　
　　图1视频处理模块系统结构示意图
　　视频处理模块以DSP+FPGA为核心，通过CAN总线对其进行功能控制，支持四路PAL视频输入及1路高清HDMI视频输入，在FPGA内进行视频缩放处理与切换控制，某些复杂、特殊的视频处理功能由DSP来实现，最终输出2路标清视频，其中1路标清数字HDMI视频，1路标清模拟PAL视频。
　　
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陈芳

2019-6-20 08:39:38
2 DSP电路设计
　　DSP选用TI公司的DM648处理器，DM648是TI公司为视频处理应用开发的一款高性能低功耗处理器，它集成了5个视频端口和图像协处理器，主要具有以下特性：
　　（1）处理内部主频1.1GHz，处理速度达到8800MIPS，每个时钟周期可以执行8个32位C64Xx+指令；
　　（2）具有32kb的LIPProgramRAM和32kb的L1DDataRAM：
　　（3）具有支持512kbyte的L2UnifiedMappedRAM；
　　（4）支持小端模式；
　　（5）具有5个可配置的视频口；
　　（6）集成外部EMIFS存储器管理接口，可管理512Mbytes的DDR2SDRAM和128Mbytes的FLASH；
　　本设计中，DSP通过专用的DDRII接口外接512MB的DDRII存储器，通过EMIF接口外接32MB的FLASH。DSP的专用视频口，配置成 2个输入视频端口和1个视频输出端口，输入视频端口接收FPGA送来的视频数据，输入视频端口既可以接收16bit的高清YCrCb数据，也可以接收符合 BT656标准的8bit标清YCrCb数据；输出视频端口输出符合BT656标准的8bit标清YCrCb数据，DSP将输出的视频数据送给FPGA。
　　
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盛文凤

2019-6-20 08:39:46
3 FPGA电路设计
　　FPGA用于接收、转发及处理各种视频信号，实现视频缩放、视频切换等功能。
　　FPGA共有如下几种功能接口：
　　（1）外视频PAL．D数字视频接收接口，4路，符合BT656格式的YCrCb信号，每路视频接口为8位数据信号，1位时钟线，时钟频率27MHz；
　　（2）外视频高清视频YCrCb接收接口：1路，16位数据信号，l位时钟线，时钟频率74．25MHz，4位控制线；
　　（3）接收DSP送来的标清数据：1路，符合BT656格式的YCrCb信号，8位数据信号，1位时钟线，时钟频率27MHz；
　　（4）标清数字视频发送接口：1路，符合BT656格式的YCrCb信号，8位数据信号，1位时钟线，时钟频率27MHz；
　　（5）PAL．D数字视频发送接口：1路，符合BT656格式的YCrCb信号，8位数据信号，1位时钟线，时钟频率27MHz，2位控制信号；
　　（6）送给DSP的高清数字视频接口：1路，16位数据信号，l位时钟线，时钟频率74．25MHz，4位控制线；
　　（7）送给DSP的标清数字视频接口：1路，符合BT656格式的YCrCb信号，8位数据信号，l位时钟线，时钟频率27MHz；
　　（8）视频缓存接口：3片SRAM存储器。
　　视频处理模块中，FPGA是其功能控制与处理算法实现的核心器件。随着FPGA工艺和技术的不断发展，其逻辑容量、存储器资源、DSP乘加器、软硬IP核资源都在不断地扩展和丰富比，使以FPGA为核心完成复杂功能的硬件设计成为可能。FPGA芯片选用Xilinx公司的Spartan6系列低功耗FPGA-XC6SLXl00，XC6SLXl0芯片丰富的逻辑资源与存储器资源允许进行复杂的视频处理逻辑开发口。
　
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王聪

2019-6-20 08:39:57
　4 FPGA内部视频处理逻辑设计
　　FPGA逻辑结构功能框图如图2所示。
　　高清HDMI的视频信号时序为符合高清规范的16bit颜色深度的YCrCb信号，经缩放处理模块缩小后送入SRAM缓存，高清视频分辨率经缩小后由 1920×1080i变为640×4801，该视频数据经时序重构模块填充成720×576i，并符合BT656标准。高清原始视频和缩放后的视频经2路切换控制模块之后选择性地送入DSP的视频端口。
　　4路PAL视频解码后图像信号时序为符合BT656格式的8bit宽度YCrCb信号，分辨率为720×576i。4路PAL视频经过缩放处理后合成l路视频，分别在屏幕的左上、左下、右上及右下四个位置显示4路PAL视频，每一路 PAL视频的分辨率缩小为360×288。处理之后的PAL视频与原始4路PAL视频经过5路切换处理之后输入1路PAL视频送给DSP。
　　DSP处理后的视频送给FPGA，在FPGA内部做1分2处理后输出2路标清视频。
　　
　　图2FPGA逻辑功能框图
　
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