请帮助我解决Block RAM问题？

您发布的文件说它是使用Altera megawizard生成的。
您
需要使用Xilinx的“核心生成器”生成FIFO。
这将允许你
生成一个正常工作的FIFO，并根据宽度，深度，内存对其进行自定义
用法（块与分布式），时钟等。其中一种变体可能是
与您要替换的Altera FIFO非常相似。
然后只需放一个包装纸
使端口与原始Altera实现相匹配的核心。
如果你
使用ISE Navigator GUI，转到：
项目 - >新来源......
选择“IP（CORE Generator＆amp; Architecture Wizard）
为核心分配模块名称
然后浏览到Memories＆amp;
存储元素 - > FIFO
并选择FIFO Generator。
如果您需要有关FIFO核心定制的帮助，只需打开即可
自定义程序窗口中的数据表。
HTH，
的Gabor
-  Gabor



以下为原文

The file you posted says it was generated using the Altera megawizard.  You
need to generate a FIFO using "core generator" for Xilinx.  This will allow you
to generate a FIFO that works properly and customize it for width, depth, memory
usage (block vs. distributed), clocking, etc.  One of the variants is likely to be
very similar to the Altera FIFO you are replacing.  Then just put a wrapper around
the core to make the ports match your original Altera implementation.  If you
use the ISE Navigator GUI, go to:
Project --> New Source...
Select "IP (CORE Generator & Architecture Wizard)
Assign a module name for the core
Then browse to Memories & Storage Elements --> FIFOs
and select FIFO Generator.
If you need help with customization of the FIFO core, just open the
data sheet from the customizer window.
 
HTH,
Gabor
-- Gabor

嗨Gabor，
我确实使用Core Generator来生成altdp_fifo3.xco文件。
因此，CoreGen设置存在问题。
当我合成时，没有错误。
提到的错误仅在我使用bitgen生成比特流文件时出现。
问题是如何绕过CoreGen GUI设置来解决问题。
为了帮助识别问题，我还附上了来自ipcore_dir目录的CoreGen生成的altdp_fifo3.v。
我使用的是ISE版本12.2（nt），应用程序版本：M.63C。
谢谢，
胜利者
altdp_fifo3.v 5 KB



以下为原文

Hi Gabor,
 
I did use Core Generator to generate altdp_fifo3.xco file. Hence it is a problem with CoreGen settings. When I synthesize, there were no errors. The errors mentioned appear only when I generate the bitstream file using bitgen. The question is how to get around the CoreGen GUI settings to  solve the problem.
 
To help identifying the issues, I am enclosing also altdp_fifo3.v generated by the CoreGen from the ipcore_dir directory.
 
I am using ISE Release Version 12.2(nt), Application version: M.63C.
 
Thanks,
Victor
            altdp_fifo3.v ‏5 KB

vramamoorthy写道：
嗨Gabor，
我确实使用Core Generator来生成altdp_fifo3.xco文件。
因此，CoreGen设置存在问题。
当我合成时，没有错误。
提到的错误仅在我使用bitgen生成比特流文件时出现。
问题是如何绕过CoreGen GUI设置来解决问题。
为了帮助识别问题，我还附上了来自ipcore_dir目录的CoreGen生成的altdp_fifo3.v。
我使用的是ISE版本12.2（nt），应用程序版本：M.63C。
谢谢，
胜利者
不要使用核心发生器。
如果它们是合理的，则推断Verilog的记忆（读写侧纵横比相同）。
否则，RTFM看看如何直接实例化它们。
你会好多了。
----------------------------是的，我这样做是为了谋生。



以下为原文

 

vramamoorthy wrote:
Hi Gabor,
 
I did use Core Generator to generate altdp_fifo3.xco file. Hence it is a problem with CoreGen settings. When I synthesize, there were no errors. The errors mentioned appear only when I generate the bitstream file using bitgen. The question is how to get around the CoreGen GUI settings to  solve the problem.
 
To help identifying the issues, I am enclosing also altdp_fifo3.v generated by the CoreGen from the ipcore_dir directory.
 
I am using ISE Release Version 12.2(nt), Application version: M.63C.
 
Thanks,
Victor

 
Don't use the core generator.
 
Infer the memories from your Verilog if they are reasonable (read and write side aspect ratios are the same).
Otherwise, RTFM to see how to instantiate them directly.
 
You'll be a lot better off.
----------------------------Yes, I do this for a living.

bassman59写道：
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---------------------------------------
不要使用核心发生器。
如果它们是合理的，则推断Verilog的记忆（读写侧纵横比相同）。
否则，RTFM看看如何直接实例化它们。
你会好多了。
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请问解释什么是RTFM？
因为我很困惑，请帮我详细说明。
谢谢，
胜利者



以下为原文

bassman59 wrote:
-----------------------------------------------------------------------------------------
Don't use the core generator.
 
Infer the memories from your Verilog if they are reasonable (read and write side aspect ratios are the same).
Otherwise, RTFM to see how to instantiate them directly.
 
You'll be a lot better off.
----------------------------------------------------------------------------------------
 
Could please explain what is RTFM?  Please help me out with details as I am confused.
 
Thanks,
Victor