DIY及创意
直播中

卢新硕

5年用户 39经验值
擅长:可编程逻辑 接口/总线/驱动 EDA/IC设计
私信 关注

FPGA设计与应用之基于AD9833芯片的信号发生器设计

话不多数，直接上代码吧，注释的十分详细了
  1. /****************************************************/
  2. /****************************************************/
  3.                 /*  made by Jerry            */
  4. /****************************************************/
  5. /****************************************************/
  6. `timescale 1ns/1ns
  7. module happy(
  8. Clk,
  9. Rst_n,
  10. SCLK,
  11. DIN,
  12. FSY
  13. );
  14. //黄正
  15. input Clk;      //系统输入时钟
  16. input Rst_n;    //复位信号

  18. output reg DIN;  //AD9833输入数据
  19. output reg FSY;  //数据输入控制信号
  20. output reg SCLK; //串行通信时钟
  21. /*
  22. 串行通信：采用三线SPI（Serial串行 Peripheral外设 Interface接口）形式
  23. 几个重要的串行接口说明
  24.   SCLK:串行时钟输入，数据在时钟下降沿输入AD9833
  25.   DIN:串行数据输入接口，输入数据位数为16bit
  26.   FSYNC：低有效控制输入Active Low Control Input. This is the frame synchronization signal for the input data. When FSYNC is taken low, the internal logic is informed that a new word is
  27. being loaded into the device.输入的帧同步信号数据，当FSYNC变低时，会通知内部逻辑一个字节输入完毕。数据只有在FSYNC为低电平时才可以向芯片输入
  28. 在第16个SCLK下降沿之后FSYNC拉高，
  29. */
  30. wire trans_done;  //2 byte 数据传输完成标志信号

  32. reg[3:0]cishu;  //字通信次数寄存器，用于控制传输进程

  34. reg[3:0]DIV_CNT; //分频计数器，用于序列机控制

  36. reg SCLK2X;   //2倍SCLK的采样时钟

  38. reg [8:0]SCLK_GEN_CNT;//SCLK生成暨序列机计数器

  40. reg en;//转换使能信号

  42. parameter DIV_PARAM=2;

  44. parameter
  45.       DAC_data0=16'h2100,  //0010_0001_0000_0000  DB13=1表示即将两次写入完整频率控制字，同时将寄存器复位
  46.                 DAC_data1=16'h69f1,  //6886   //0110_1001_1111_0001: 低14bit是输入的频率数据，DB15:DB14=01表示选择频率寄存器FEG0
  47.                 DAC_data2=16'h4000,  // 0100_0000_0000_0000 高14bit=0
  48.                
  49.                 DAC_data3=16'hc000, //1100_0000_0000_0000:选择相位寄存器0，data=0
  50.                 DAC_data4=16'h0100,  // 0000_0001_0000_0000
  51.                
  52.                 DAC_data5=16'h2100,  //选择数据一次写入，DB13&Rest=1
  53.                 DAC_data6=16'h2000,  //设置相位寄存器0作为相位累加器
  54.                 DAC_data7=16'h2000;  //选择正弦波

  56.   //数据传输使能控制模块
  57.   always@(posedge Clk or negedge Rst_n)
  58.         if(!Rst_n)
  59.                 en  <=#1 1'b1;
  60.         else if(trans_done)
  61.                 en  <=#1 1'b0;
  62.         else
  63.                 en  <=en;
  64.                
  65. //完整数据传输完成标志信号
  66. assign trans_done = (cishu ==4'd8 ) && SCLK2X;

  68. //生成2倍SCLK使时钟计数器   
  69.         always@(posedge Clk or negedge Rst_n)
  70.         if(!Rst_n)
  71.                 DIV_CNT  <= #1  4'd0;
  72.         else if(en)begin
  73.                 if(DIV_CNT == (DIV_PARAM - 1'b1))
  74.                         DIV_CNT  <= #1  4'd0;
  75.                 else
  76.                         DIV_CNT  <= #1  DIV_CNT + 1'b1;
  77.         end else        
  78.                 DIV_CNT  <= #1  4'd0;
  79.   //生成2倍SCLK时钟计数器  结果是使sclk周期为40ns完美
  80.         always@(posedge Clk or negedge Rst_n)
  81.         if(!Rst_n)
  82.                 SCLK2X  <= #1  1'b0;
  83.         else if(en && (DIV_CNT == (DIV_PARAM - 1'b1)))
  84.                 SCLK2X  <= #1  1'b1;
  85.         else
  86.                 SCLK2X  <= #1  1'b0;

  88.   //生成序列计数器
  89.         always@(posedge Clk or negedge Rst_n)
  90.         if(!Rst_n)
  91.                 SCLK_GEN_CNT  <= #1  9'd0;
  92.         else if(SCLK2X && en)
  93.         begin
  94.          if(SCLK_GEN_CNT == 9'd271)
  95.                 SCLK_GEN_CNT  <= #1  9'd271;
  96.          else
  97.                 SCLK_GEN_CNT  <= #1  SCLK_GEN_CNT + 1'b1;
  98.         end
  99.         else
  100.                 SCLK_GEN_CNT  <= #1  SCLK_GEN_CNT;        
  101.    /*
  102. *******************依次将数据移出到芯片********************
  103.         */
  104. always@(posedge Clk or negedge Rst_n)
  105. if(!Rst_n)
  106.   begin
  107.    DIN  <=#0  1'b1;
  108.    SCLK  <=#1  1'b1;
  109.    FSY <=1'b1;
  110.    cishu<=4'd0;
  111.   end  
  112.   else if((!trans_done)&&SCLK2X)
  113.   begin
  114.    case(SCLK_GEN_CNT)
  115.         /******************************************************/  
  116.                              /*传输 DAC_data0*/
  117.   /******************************************************/
  118.         0:
  119.         begin
  120.          DIN  <= #1 DAC_data0[15];
  121.          FSY<=1'b0;
  122.          SCLK  <= #5  1'b0;
  123.         end
  124.         1,3,5,7,9,11,13,15,17,19,21,23,25,27,29:
  125.          begin
  126.           SCLK  <= #1  1'b1;
  127.          end         
  128.          
  129.         31:
  130.          begin
  131.           SCLK  <= #1  1'b1;
  132.            FSY<= 1'b1;
  133.          end         
  134.          
  135.          2:  begin DIN  <= #1 DAC_data0[14]; SCLK  <= #1 1'b0; end
  136.          4:  begin DIN  <= #1 DAC_data0[13]; SCLK  <= #1 1'b0; end
  137.          6:  begin DIN  <= #1 DAC_data0[12]; SCLK  <= #1 1'b0; end
  138.          8:  begin DIN  <= #1 DAC_data0[11]; SCLK  <= #1 1'b0; end                        
  139.          10: begin DIN  <= #1 DAC_data0[10]; SCLK  <= #1 1'b0; end
  140.          12: begin DIN  <= #1 DAC_data0[9];  SCLK  <= #1 1'b0; end
  141.     14: begin DIN  <= #1 DAC_data0[8];  SCLK  <= #1 1'b0; end
  142.          16: begin DIN  <= #1 DAC_data0[7];  SCLK  <= #1 1'b0; end        
  143.          18: begin DIN  <= #1 DAC_data0[6];  SCLK  <= #1 1'b0; end
  144.          20: begin DIN  <= #1 DAC_data0[5];  SCLK  <= #1 1'b0; end                                
  145.          22: begin DIN  <= #1 DAC_data0[4];  SCLK  <= #1 1'b0; end
  146.          24: begin DIN  <= #1 DAC_data0[3];  SCLK  <= #1 1'b0; end
  147.          26: begin DIN  <= #1 DAC_data0[2];  SCLK  <= #1 1'b0; end
  148.          28: begin DIN  <= #1 DAC_data0[1];  SCLK  <= #1 1'b0; end                        
  149.          30: begin DIN  <= #1 DAC_data0[0];  SCLK  <= #1 1'b0; end
  150.     32:
  151.          begin
  152.          SCLK  <= #1 1'b0;
  153.          end
  154.     33:
  155.           begin
  156.           SCLK<=1'b1;
  157.           cishu<=4'd1;
  158.           end   
  159.         /********************************************************/  
  160.                              /*传输 DAC_data1*/
  161.   /********************************************************/
  162.          34:
  163.          begin
  164.           DIN  <= #1 DAC_data1[15];
  165.           FSY<=1'b0;
  166.           SCLK  <= #5  1'b0;
  167.          end
  168.    35,37,39,41,43,45,47,49,51,53,55,57,59,61,63:
  169.           begin
  170.                         SCLK  <= #1  1'b1;
  171.                 end
  172.         65:
  173.                 begin
  174.                         SCLK  <= #1  1'b1;
  175.                         FSY<=#1 1'b1;
  176.                 end
  177.                    36: begin DIN  <= #1 DAC_data1[14]; SCLK  <= #1 1'b0; end
  178.                         38: begin DIN  <= #1 DAC_data1[13]; SCLK  <= #1 1'b0; end
  179.                         40: begin DIN  <= #1 DAC_data1[12]; SCLK  <= #1 1'b0; end
  180.                         42: begin DIN  <= #1 DAC_data1[11]; SCLK  <= #1 1'b0; end                        
  181.                         44: begin DIN  <= #1 DAC_data1[10]; SCLK  <= #1 1'b0; end
  182.                         46: begin DIN  <= #1 DAC_data1[9];  SCLK  <= #1 1'b0; end
  183.                         48: begin DIN  <= #1 DAC_data1[8];  SCLK  <= #1 1'b0; end
  184.                         50: begin DIN  <= #1 DAC_data1[7];  SCLK  <= #1 1'b0; end        
  185.                         52: begin DIN  <= #1 DAC_data1[6];  SCLK  <= #1 1'b0; end
  186.                         54: begin DIN  <= #1 DAC_data1[5];  SCLK  <= #1 1'b0; end                                
  187.                         56: begin DIN  <= #1 DAC_data1[4];  SCLK  <= #1 1'b0; end
  188.                         58: begin DIN  <= #1 DAC_data1[3];  SCLK  <= #1 1'b0; end
  189.                         60: begin DIN  <= #1 DAC_data1[2];  SCLK  <= #1 1'b0; end
  190.                         62: begin DIN  <= #1 DAC_data1[1];  SCLK  <= #1 1'b0; end                        
  191.                         64: begin DIN  <= #1 DAC_data1[0];  SCLK  <= #1 1'b0; end
  192.                 66:
  193.            begin
  194.            SCLK  <= #1 1'b0;
  195.    //   FSY<=#1 1'b1;
  196.            end         
  197.                 67:
  198.                 begin
  199.             SCLK<=1'b1;
  200.          
  201.             cishu<=4'd2;
  202.            end
  203. /***********************************************************/  
  204.                              /*传输 DAC_data2*/
  205.   /*******************************************************/
  206.           68:
  207.           begin
  208.                                         DIN  <= #1 DAC_data2[15];
  209.                                         FSY<=1'b0;
  210.                                         SCLK  <= #5  1'b0;
  211.                 end
  212.                 69,71,73,75,77,79,81,83,85,87,89,91,93,95,97:
  213.                 begin
  214.                         SCLK  <= #1  1'b1;
  215.                 end
  216.                 99:
  217.                 begin
  218.                         SCLK  <= #1  1'b1;
  219.                         FSY<=#1 1'b1;
  220.                 end
  221.                    70: begin DIN  <= #1 DAC_data2[14]; SCLK  <= #1 1'b0; end
  222.                         72: begin DIN  <= #1 DAC_data2[13]; SCLK  <= #1 1'b0; end
  223.                         74: begin DIN  <= #1 DAC_data2[12]; SCLK  <= #1 1'b0; end
  224.                         76: begin DIN  <= #1 DAC_data2[11]; SCLK  <= #1 1'b0; end                        
  225.                         78: begin DIN  <= #1 DAC_data2[10]; SCLK  <= #1 1'b0; end
  226.                         80: begin DIN  <= #1 DAC_data2[9];  SCLK  <= #1 1'b0; end
  227.                         82: begin DIN  <= #1 DAC_data2[8];  SCLK  <= #1 1'b0; end
  228.                         84: begin DIN  <= #1 DAC_data2[7];  SCLK  <= #1 1'b0; end        
  229.                         86: begin DIN  <= #1 DAC_data2[6];  SCLK  <= #1 1'b0; end
  230.                         88: begin DIN  <= #1 DAC_data2[5];  SCLK  <= #1 1'b0; end                                
  231.                         90: begin DIN  <= #1 DAC_data2[4];  SCLK  <= #1 1'b0; end
  232.                         92: begin DIN  <= #1 DAC_data2[3];  SCLK  <= #1 1'b0; end
  233.                         94: begin DIN  <= #1 DAC_data2[2];  SCLK  <= #1 1'b0; end
  234.                         96: begin DIN  <= #1 DAC_data2[1];  SCLK  <= #1 1'b0; end                        
  235.                         98: begin DIN  <= #1 DAC_data2[0];  SCLK  <= #1 1'b0; end
  236.                 100:
  237.                 begin
  238.             SCLK  <= #1 1'b0;
  239.     //   FSY<=#1 1'b1;
  240.            end
  241.                 101:
  242.            begin
  243.             SCLK<=1'b1;
  244.            // FSY<=#2 1'b1;
  245.             cishu<=4'd3;
  246.            end         
  247.         /************************************************************************/  
  248.                              /*传输 DAC_data3 */
  249.   /************************************************************************/
  250.   102:
  251.     begin
  252.                 DIN  <= #1 DAC_data3[15];
  253.                 FSY<=1'b0;
  254.                 SCLK  <= #5  1'b0;
  255.          end
  256. 103,105,107,109,111,113,115,117,119,121,123,125,127,129,131:
  257.    begin
  258.                 SCLK  <= #1  1'b1;
  259.         end
  260. 133:
  261.         begin
  262.                 SCLK  <= #1  1'b1;
  263.            FSY<=#1 1'b1;
  264.         end
  265.            104: begin DIN  <= #1 DAC_data3[14]; SCLK  <= #1 1'b0; end
  266.                 106: begin DIN  <= #1 DAC_data3[13]; SCLK  <= #1 1'b0; end
  267.                 108: begin DIN  <= #1 DAC_data3[12]; SCLK  <= #1 1'b0; end
  268.                 110: begin DIN  <= #1 DAC_data3[11]; SCLK  <= #1 1'b0; end                        
  269.                 112: begin DIN  <= #1 DAC_data3[10]; SCLK  <= #1 1'b0; end
  270.                 114: begin DIN  <= #1 DAC_data3[9];  SCLK  <= #1 1'b0; end
  271.                 116: begin DIN  <= #1 DAC_data3[8];  SCLK  <= #1 1'b0; end
  272.                 118: begin DIN  <= #1 DAC_data3[7];  SCLK  <= #1 1'b0; end        
  273.                 120: begin DIN  <= #1 DAC_data3[6];  SCLK  <= #1 1'b0; end
  274.                 122: begin DIN  <= #1 DAC_data3[5];  SCLK  <= #1 1'b0; end                                
  275.                 124: begin DIN  <= #1 DAC_data3[4];  SCLK  <= #1 1'b0; end
  276.                 126: begin DIN  <= #1 DAC_data3[3];  SCLK  <= #1 1'b0; end
  277.                 128: begin DIN  <= #1 DAC_data3[2];  SCLK  <= #1 1'b0; end
  278.                 130: begin DIN  <= #1 DAC_data3[1];  SCLK  <= #1 1'b0; end                        
  279.                 132: begin DIN  <= #1 DAC_data3[0];  SCLK  <= #1 1'b0; end
  280.         134:
  281.         begin
  282.          SCLK  <= #1 1'b0;
  283.    // FSY<=#1 1'b1;
  284.          end
  285.         135:
  286.          begin
  287.           SCLK<=1'b1;
  288.           cishu<=4'd4;
  289.     end         
  290. /************************************************************************/  
  291.                              /*传输 DAC_data4*/
  292. /************************************************************************/
  293.   136:
  294.   begin
  295.                                 DIN  <= #1 DAC_data4[15];
  296.                                 FSY<=1'b0;
  297.                                 SCLK  <= #5  1'b0;
  298.         end
  299.         137,139,141,143,145,147,149,151,153,155,157,159,161,163,165:
  300.           begin
  301.                 SCLK  <= #1  1'b1;
  302.         end
  303.         167:
  304.         begin
  305.                 SCLK  <= #1  1'b1;
  306.            FSY<=#1 1'b1;
  307.         end
  308.            138: begin DIN  <= #1 DAC_data4[14]; SCLK  <= #1 1'b0; end
  309.                 140: begin DIN  <= #1 DAC_data4[13]; SCLK  <= #1 1'b0; end
  310.                 142: begin DIN  <= #1 DAC_data4[12]; SCLK  <= #1 1'b0; end
  311.                 144: begin DIN  <= #1 DAC_data4[11]; SCLK  <= #1 1'b0; end                        
  312.                 146: begin DIN  <= #1 DAC_data4[10]; SCLK  <= #1 1'b0; end
  313.                 148: begin DIN  <= #1 DAC_data4[9];  SCLK  <= #1 1'b0; end
  314.                 150: begin DIN  <= #1 DAC_data4[8];  SCLK  <= #1 1'b0; end
  315.                 152: begin DIN  <= #1 DAC_data4[7];  SCLK  <= #1 1'b0; end        
  316.                 154: begin DIN  <= #1 DAC_data4[6];  SCLK  <= #1 1'b0; end
  317.                 156: begin DIN  <= #1 DAC_data4[5];  SCLK  <= #1 1'b0; end                                
  318.                 158: begin DIN  <= #1 DAC_data4[4];  SCLK  <= #1 1'b0; end
  319.                 160: begin DIN  <= #1 DAC_data4[3];  SCLK  <= #1 1'b0; end
  320.                 162: begin DIN  <= #1 DAC_data4[2];  SCLK  <= #1 1'b0; end
  321.                 164: begin DIN  <= #1 DAC_data4[1];  SCLK  <= #1 1'b0; end                        
  322.                 166: begin DIN  <= #1 DAC_data4[0];  SCLK  <= #1 1'b0; end
  323.         168:
  324.         begin
  325.          SCLK  <= #1 1'b0;
  326.    
  327.          end
  328.         169:                 
  329.          begin
  330.           SCLK<=1'b1;
  331.          // FSY<=#2 1'b1;
  332.           cishu<=4'd5;
  333.     end         
  334. /************************************************************************/  
  335.                              /*传输 DAC_data5*/
  336. /************************************************************************/
  337.   170:
  338.   begin
  339.                                 DIN  <= #1 DAC_data5[15];
  340.                                 FSY<=1'b0;
  341.                                 SCLK  <= #5  1'b0;
  342.         end
  343.         171,173,175,177,179,181,183,185,187,189,191,193,195,197,199:
  344.         begin
  345.                 SCLK  <= #1  1'b1;
  346.         end
  347.         201:
  348.         begin
  349.                 SCLK  <= #1  1'b1;
  350.            FSY<=#1 1'b1;
  351.         end
  352.            172: begin DIN  <= #1 DAC_data5[14]; SCLK  <= #1 1'b0; end
  353.                 174: begin DIN  <= #1 DAC_data5[13]; SCLK  <= #1 1'b0; end
  354.                 176: begin DIN  <= #1 DAC_data5[12]; SCLK  <= #1 1'b0; end
  355.                 178: begin DIN  <= #1 DAC_data5[11]; SCLK  <= #1 1'b0; end                        
  356.                 180: begin DIN  <= #1 DAC_data5[10]; SCLK  <= #1 1'b0; end
  357.                 182: begin DIN  <= #1 DAC_data5[9];  SCLK  <= #1 1'b0; end
  358.                 184: begin DIN  <= #1 DAC_data5[8];  SCLK  <= #1 1'b0; end
  359.                 186: begin DIN  <= #1 DAC_data5[7];  SCLK  <= #1 1'b0; end        
  360.                 188: begin DIN  <= #1 DAC_data5[6];  SCLK  <= #1 1'b0; end
  361.                 190: begin DIN  <= #1 DAC_data5[5];  SCLK  <= #1 1'b0; end                                
  362.                 192: begin DIN  <= #1 DAC_data5[4];  SCLK  <= #1 1'b0; end
  363.                 194: begin DIN  <= #1 DAC_data5[3];  SCLK  <= #1 1'b0; end
  364.                 196: begin DIN  <= #1 DAC_data5[2];  SCLK  <= #1 1'b0; end
  365.                 198: begin DIN  <= #1 DAC_data5[1];  SCLK  <= #1 1'b0; end                        
  366.                 200: begin DIN  <= #1 DAC_data5[0];  SCLK  <= #1 1'b0; end
  367.         202:
  368.         begin
  369.          SCLK  <= #1 1'b0;
  370.    
  371.          end
  372.         203:
  373.          begin
  374.           SCLK<=1'b1;
  375.          // FSY<=#2 1'b1;
  376.           cishu<=4'd6;
  377.     end         
  378. /************************************************************************/  
  379.                              /*传输 DAC_data6*/
  380.   /************************************************************************/
  381.           204:
  382.           begin
  383.                                         DIN  <= #1 DAC_data6[15];
  384.                                         FSY<=1'b0;
  385.                                         SCLK  <= #5 1'b0;
  386.                 end
  387.                 205,207,209,211,213,215,217,219,221,223,225,227,229,231,233:
  388.                 begin
  389.                         SCLK  <= #1  1'b1;
  390.                 end
  391.                 235:
  392.                 begin
  393.                         SCLK  <= #1  1'b1;
  394.                         FSY<=#1 1'b1;
  395.                 end
  396.                    206: begin DIN  <= #1 DAC_data6[14]; SCLK  <= #1 1'b0; end
  397.                         208: begin DIN  <= #1 DAC_data6[13]; SCLK  <= #1 1'b0; end
  398.                         210: begin DIN  <= #1 DAC_data6[12]; SCLK  <= #1 1'b0; end
  399.                         212: begin DIN  <= #1 DAC_data6[11]; SCLK  <= #1 1'b0; end                        
  400.                         214: begin DIN  <= #1 DAC_data6[10]; SCLK  <= #1 1'b0; end
  401.                         216: begin DIN  <= #1 DAC_data6[9];  SCLK  <= #1 1'b0; end
  402.                         218: begin DIN  <= #1 DAC_data6[8];  SCLK  <= #1 1'b0; end
  403.                         220: begin DIN  <= #1 DAC_data6[7];  SCLK  <= #1 1'b0; end        
  404.                         222: begin DIN  <= #1 DAC_data6[6];  SCLK  <= #1 1'b0; end
  405.                         224: begin DIN  <= #1 DAC_data6[5];  SCLK  <= #1 1'b0; end                                
  406.                         226: begin DIN  <= #1 DAC_data6[4];  SCLK  <= #1 1'b0; end
  407.                         228: begin DIN  <= #1 DAC_data6[3];  SCLK  <= #1 1'b0; end
  408.                         230: begin DIN  <= #1 DAC_data6[2];  SCLK  <= #1 1'b0; end
  409.                         232: begin DIN  <= #1 DAC_data6[1];  SCLK  <= #1 1'b0; end                        
  410.                         234: begin DIN  <= #1 DAC_data6[0];  SCLK  <= #1 1'b0; end
  411.                 236:
  412.                 begin
  413.            SCLK  <= #1 1'b0;
  414.    //  FSY<=#1 1'b1;
  415.            end
  416.                 237:
  417.                 begin
  418.            SCLK<=1'b1;
  419.            cishu<=4'd7;
  420.       end         
  421. /************************************************************************/  
  422.                              /*传输 DAC_data7*/
  423.   /************************************************************************/
  424.           238:
  425.           begin
  426.                                         DIN  <= #1 DAC_data7[15];
  427.                                         SCLK  <= #5  1'b0;
  428.                                         FSY<=1'b0;
  429.                 end
  430.                 239,241,243,245,247,249,251,253,255,257,259,261,263,265,267:
  431.                 begin
  432.                         SCLK  <= #1  1'b1;
  433.                 end
  434.                 269:
  435.                 begin
  436.                         SCLK  <= #1  1'b1;
  437.                         FSY<=#1 1'b1;
  438.                 end
  439.                    240: begin DIN  <= #1 DAC_data7[14]; SCLK  <= #1 1'b0; end
  440.                         242: begin DIN  <= #1 DAC_data7[13]; SCLK  <= #1 1'b0; end
  441.                         244: begin DIN  <= #1 DAC_data7[12]; SCLK  <= #1 1'b0; end
  442.                         246: begin DIN  <= #1 DAC_data7[11]; SCLK  <= #1 1'b0; end                        
  443.                         248: begin DIN  <= #1 DAC_data7[10]; SCLK  <= #1 1'b0; end
  444.                         250: begin DIN  <= #1 DAC_data7[9];  SCLK  <= #1 1'b0; end
  445.                         252: begin DIN  <= #1 DAC_data7[8];  SCLK  <= #1 1'b0; end
  446.                         254: begin DIN  <= #1 DAC_data7[7];  SCLK  <= #1 1'b0; end        
  447.                         256: begin DIN  <= #1 DAC_data7[6];  SCLK  <= #1 1'b0; end
  448.                         258: begin DIN  <= #1 DAC_data7[5];  SCLK  <= #1 1'b0; end                                
  449.                         260: begin DIN  <= #1 DAC_data7[4];  SCLK  <= #1 1'b0; end
  450.                         262: begin DIN  <= #1 DAC_data7[3];  SCLK  <= #1 1'b0; end
  451.                         264: begin DIN  <= #1 DAC_data7[2];  SCLK  <= #1 1'b0; end
  452.                         266: begin DIN  <= #1 DAC_data7[1];  SCLK  <= #1 1'b0; end                        
  453.                         268: begin DIN  <= #1 DAC_data7[0];  SCLK  <= #1 1'b0; end
  454.                 270:
  455.            begin
  456.            SCLK  <= #1 1'b0;
  457.      // FSY<=#1 1'b1;
  458.            end         
  459.                 271:         
  460.            begin
  461.            SCLK<=1'b1;
  462.            cishu<=4'd8;
  463.       end
  464.                 default:;        
  465.         endcase
  466. end
  467. endmodule
我写了一个tb文件进行模拟仿真测试，测试代码：
  1. /****************************************************/
  2. /****************************************************/
  3.                 /*  made by Jerry            */
  4. /****************************************************/
  5. /****************************************************/
  6. `timescale 1ns/1ns
  7. `define clock_period 20
  8. module happy_tb;
  9. reg Clk;
  10. reg Rst_n;

  12. wire DIN;  //传输bit
  13. wire FSY;  //数据输入标志信号
  14. wire SCLK; //通信时钟
  15. // wire [3:0]cishu;
  16. //wire en;

  18. happy happy(
  19.     .Clk(Clk),
  20.     .Rst_n(Rst_n),
  21.     .SCLK(SCLK),
  22.     .DIN(DIN),
  23.     .FSY(FSY)
  24.         // .cishu(cishu)
  25. );

  27. initial Clk = 1;
  28. always#(`clock_period/2) Clk=~Clk;

  30. initial begin
  31.   #200;
  32.   Rst_n=1'b0;
  33.   #200;
  34.   Rst_n=1'b1;
  35.   #200000;
  36.   #200;
  37.   Rst_n=1'b0;
  38.   #200;
  39.   Rst_n=1'b1;
  40.   #200000;
  41.   #200;
  42.   Rst_n=1'b0;
  43.   #200;
  44.   Rst_n=1'b1;
  45.   #200000;
  46.   #200;
  47.   Rst_n=1'b0;
  48.   #200;
  49.   Rst_n=1'b1;
  50.   #200000;
  51.   #200000;
  52.   #200;
  53.   Rst_n=1'b0;
  54.   #200;
  55.   Rst_n=1'b1;
  56.   #200000;
  57. $stop;
  58. end
  59. endmodule
  • 仿真.png
  • 波形1.jpg

更多回帖

0 1 2

相关帖子

DDS信号发生器 AD9833 FPGA
发帖
电子发烧友APP
|投诉反馈|电子发烧友网
© 2021 bbs.elecfans.com
湘ICP备2023018690号
×
20
完善资料，
赚取积分