VC5509A的MCBSP配置为UART时CLKGDV值溢出

引用: vuywsdfwf 发表于 2019-1-29 06:28
是的，CLKGDV最大值只有255。下面是计算公式，低波特率需要降低系统时钟。
CLKGDV= (CPU Clock frequency) / (16 * baud rate) -1.
<span style="font-family:Arial;font-size:x-small;">

引用: vuywsdfwf 发表于 2019-1-29 06:28
是的，CLKGDV最大值只有255。下面是计算公式，低波特率需要降低系统时钟。
CLKGDV= (CPU Clock frequency) / (16 * baud rate) -1.
<span style="font-family:Arial;font-size:x-small;">

引用: se6238751 发表于 2019-1-29 06:37
你好，觉得你是高手，想问你一个问题啊，我用FPGA控制DSP，用verilog编写HPI程序时，为什么HRDY信号总是低电平啊？不能写也不能读，这是怎么回事啊？谢谢！