做等长的目的就是为了让FPGA正确的采样AD输出的数据。
所以只要A0-A11相对于数据时钟满足正确采样所要求的建立和保持时间就行。有了建立和保持时间的要求,再加上PCB走线的延迟(一般板材是6inch/ns),就可以计算出A0-A11相对时钟最大能差多少了。
现在的Layout工具做等长很容易,所以能做等长就尽量做上吧。如果没有做等长,也可以在FPGA里做延时来保证正确采样所需要的建立和保持时间要求。
做等长的目的就是为了让FPGA正确的采样AD输出的数据。
所以只要A0-A11相对于数据时钟满足正确采样所要求的建立和保持时间就行。有了建立和保持时间的要求,再加上PCB走线的延迟(一般板材是6inch/ns),就可以计算出A0-A11相对时钟最大能差多少了。
现在的Layout工具做等长很容易,所以能做等长就尽量做上吧。如果没有做等长,也可以在FPGA里做延时来保证正确采样所需要的建立和保持时间要求。
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