大家好，
为了能够leveling成功，DDR3的布线约束需要规定到每一片DRAM的CLK长度与DQS长度差值不能超过一定范围。
但是根据6678或者6670
开发板，其中关于DQS和CLK长度差的布线约束如下图，其中U18为fly-by上的第一片DRAM，U19、U21、U22其后。
开发板对每一片DRAM，约束了到该片DRAM的DQS长度与到第一片DRAM的CLK长度（而不是到该片DRAM的CLK长度）差值的约束，感觉这不合理啊。
不是对于每片DRAM，需要约束到其DQS与CLK长度差值吗？为什么是到该片DRAM DQS长度与到第一片DRAM CLK长度差值？
