AD9361配置Rsamp CLK=60MHz而实际测试只有30MHz？

你好，请问下，我用AD936X Digital Filter Wizard生成配置文件，配置的是2R2T,DDR,TDD,Dual Port模式，Rsamp CLK=60MHz，为什么实际把DATA_CLK通过FPGA直接输出来用示波器看只有30MHz？

2018-12-25 09:43:42

DDR模式是指时钟上升沿和下降沿都采数，所以时钟频率是30MHz，但是采样数据和采样频率都是60MHz。

2018-12-25 09:51:37

找到了，在General Setings里面，TDD 双通道接收时，必须配置上Always use 2R2T Timing ，不然出来的时钟会少一半

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