AD9361在FDD模式下配置为1R1T收发，解调数据码率10M出现乱码

z这个配置程序向导哪里有啊？

1R1T,DDR,TDD,Dual Port,data clock=30M, P0和P1上都有数，data rate=2*data clock=60M
0x010=0xC8, 0x011=0x00, 0x012=0x08
 
1R1T,DDR,FDD,Dual Port,data clock=60M，只有P0上有数（P1是发射），data rate=2*data clock=120M
0x010=0xC8, 0x011=0x00, 0x12=0x02
 
需要检查一下FPGA采数的逻辑和9361的配置有没有错误。