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AD9642高速采样数据ADC闪码出现波形信号

设计了一个ADC电路，使用ADA4930-1放大器和AD9642-210BCPZ，芯片采样率在210M，在放大器输入端加3MHZ正弦波输入信号，测量放大器输出基本正常且为正弦波。
FPGA控制AD9642-210采样时，没有通过SPI控制AD寄存器，当FPGA给时钟信号为70MHZ或更低时，采样数据显示正弦波信号，当提高FPGA采样时钟，超过80MHZ，如下图的120MHZ时，正弦波形在过零点位置出现一个大的突变。

后来尝试调整过DCO，没有什么变化。ADC闪码可能会出现类似的波形信号，但应该不会这么有规律。
什么情况下可能产生这种波形的原因（如下图所示），求专家指点！
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回帖（7）

杜亚琼

2018-11-12 10:13:30
会不是FPGA这一端时序有问题，速度快了跟不上。
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段朝思

2018-11-12 10:23:36
这里有一个微博的上网友说的自己的一些经验：
 
我遇到的毛刺问题是时序导致的。高速ADC用LVDS接口的都是DDR传输，210MSPS不到2.5纳秒数据就会翻一次，如果建保时间不满足，就可能有误码。要仔细读ADC手册，计算PCB延时，尽量做等长，FPGA要做后仿，要仔细观察buffer的时钟和数据的相对关系，必要时可用片上PLL的延时功能调整时序。供参考
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李麒

2018-11-12 10:35:50
引用: 脑洞大赛7 发表于 2018-11-12 17:04
这里有一个微博的上网友说的自己的一些经验：
 
我遇到的毛刺问题是时序导致的。高速ADC用LVDS接口的都是DDR传输，210MSPS不到2.5纳秒数据就会翻一次，如果建保时间不满足，就可能有误码。要仔细读ADC手册，计算PCB延时，尽量做等长，FPGA要做后仿，要仔细观察buffer的时钟和数据的相对关系，必要时可用片上PLL的延时功能 ...

使用 FPGA 内部的 DCM 调整延时，我使用了，可以避免毛刺。
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李麒

2018-11-12 10:46:59
引用: 脑洞大赛7 发表于 2018-11-12 17:04
这里有一个微博的上网友说的自己的一些经验：
 
我遇到的毛刺问题是时序导致的。高速ADC用LVDS接口的都是DDR传输，210MSPS不到2.5纳秒数据就会翻一次，如果建保时间不满足，就可能有误码。要仔细读ADC手册，计算PCB延时，尽量做等长，FPGA要做后仿，要仔细观察buffer的时钟和数据的相对关系，必要时可用片上PLL的延时功能 ...

但是采样的数据发现频谱很差，这个可能是什么原因？
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