1. 基本时钟约束
create_clock-period 40.000 -name REFCLK [get_ports ref_clk]
创建时钟 周期 ns 命名 名字 连接端口
create_clock-name devclk -period 10 -waveform{2.5 5} [get_ports clkin]
上升下降沿位置
create_clock-name rxclk -period 3.33 [get_pins gt0/RXOUTCLK]
连接pin脚
create_clock-name sysclk -period 3.33 [get_ports SYS_CLK_clk_p]
差分时钟
也可在实现之后，打开Flow Navigator ->Open Implemented Design，选择Constraints Wizard进入向导进行约束。
2. 生成时钟约束：变频、变相、变占空比
create_clock -name clkin -period 10[get_ports clkin]
create_generated_clock -name clkdiv2 -source [get_ports clkin] -divide_by 2[get_pins REGA/Q]
通过除以2实现二分频时钟
create_generated_clock -name clkdiv2 -source [get_portsclkin] -edges {1 3 5} [get_pins REGA/Q]
通过标记边沿变化实现二分频及任意分频
create_generated_clock-name clk43 -source [get_pins mmcm0/CLKIN] -multiply_by 4 -divide_by 3[get_pins mmcm0/CLKOUT] 通过乘除实现4/3变频
